THIẾT kế hệ THỐNG xử lý ẢNH số TRÊN nền FPGA

Thiết kế hệ thống xử lý ảnh số trên nền FPGA

... bước xử lý ảnh số mô tả sơ đồ đây: Phân vùng, phân ngưỡng Biểu diễn Tiền xử lý Cơ sở kiến thức Xử lý nhận dạng Thu nhận ảnh Hình 1.2 : Các bước xử lý ảnh số Thu thập ảnh( image acquision) : Ảnh số ... vùng ảnh pixel chưa lọc, bao gồm liên kết vùng tất điểm ảnh vùng Số liệu cần biến đổi thành dạng thích hợp cho máy tính xử lý Phân tích ảnh: giai đoạn xử lý bậc cao hệ thống xử lý ảnh số Ảnh sau ... trình FPGA để xây dựng toàn hệ thống xử lý ảnh điều khiển trung tâm Mục đích đề tài xây dựng hệ thống xử lý ảnh nên FPGA, thực số thuật toán lọc, phân ngưỡng, phân vùng, xử lý đồng cấu ảnh nhị...

84
1,169
14

THIẾT kế hệ THỐNG xử lý ẢNH số TRÊN nền FPGA

... Hệ thống thị giác máy tính bao gồm nhiều lĩnh vực, xử lý ảnh số đóng vai trò định 13 Hệ thống xử lý ảnh số bao gồm phạm vi rộng kiến thức phần cứng, phần mềm sở lý thuyết Các bước xử lý ảnh số ... vùng ảnh pixel chưa lọc, bao gồm liên kết vùng tất điểm ảnh vùng Số liệu cần biến đổi thành dạng thích hợp cho máy tính xử lý Phân tích ảnh: giai đoạn xử lý bậc cao hệ thống xử lý ảnh số Ảnh sau ... trình FPGA để xây dựng toàn hệ thống xử lý ảnh điều khiển trung tâm Mục đích đề tài xây dựng hệ thống xử lý ảnh nên FPGA, thực số thuật toán lọc, phân ngưỡng, phân vùng, xử lý đồng cấu ảnh nhị...

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII) pptx

... FPGA Lưu đồ thiết kế để xây dựng ứng dụng cho vi điều khiển FPGA hình Đầu tiên phải tìm đặc tính cho hệ thống thiết kế Sau đó, xác đònh lối vào giá trò cho hệ thống lối phát Vào lúc này, hệ thống ... thiệu LeonardoSpectrum hệ công cụ thiết kế bậc cao, tổng hợp tất thiết kế họ FPGA, CPLD ASIC hãng như: Xilinx, Altera, Quicklogic, Atmel, … Nó đưa sơ đồ thiết kế, thiết kế ngôn ngữ Verilog VHDL, ... FPGA Vi điều khiển sử dụng FPGA xử lý chung SRAM 32K byte lưu trữ cung cấp chương trình/dữ liệu vi điều khiển việc lưu trữ thông dụng thiết kế FPGA XC4005XL nối tiếp FPGAs hỗ trợ phần mềm XILINX...

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 25 doc

... : 14 : 17 : 18 : 19 : 20 : 21 : 23 : 24 : 25 : 30 : 31 : 41 : 91 : 236 : 237 : 238 : 239 : 240 Lưu biên dòch lại chương trình nạp lên KIT Tuy nhiên kết chưa hoàn chỉnh, trỏ chưa thể di chuyển ... không phù hợp với kích thước hình KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN Kết luận Qua trình tìm hiểu thực đề tài với kiến thức mà thầy cô truyền đạt, chúng em nhận thấy FPGAs XC4005XL hãng Xilinx chip MAX7000S, ... KIT UP2 hãng Altera chương trình dòch led từ phải sang trái ngược lại, chương trình đếm hiển thò LED đoạn, mạch hiển thò nhiệt độ điều khiển động bên để giao tiếp với KIT UP2, chương trình giao...

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 1 potx

... XC4000XL FPGA) Loại mạch XS40 Chân GND 52 Chân +5V Chân +3.3V XS40-005E ; 54 None V1.4 XS40-005XL 52 54 V1.4 XS40- 010 E 52 ; 54 None V1.4 XS40- 010 XL 52 54 V1.4 XS40- 010 52 ; 54 None V1.4 Bảng 1: Nguồn ... FPGA Vi điều khiển sử dụng FPGA xử lý chung SRAM 32K byte lưu trữ cung cấp chương trình/dữ liệu vi điều khiển việc lưu trữ thông dụng thiết kế FPGA XC4005XL nối tiếp FPGAs hỗ trợ phần mềm XILINX ... khác để thiết kế kiến trúc routing Một số FPGA cung cấp nhiều kết nối đơn giản logic block, số khác cung cấp kết nối nên routing phức tạp II Các loại FPGA thò trường Phần giới thiệu số họ FPGA hãng,...

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 2 docx

... mạch J 12 1 -2 (osc) Đặt shunt vào chân chân (osc) (mặc thao tác thông thường dao động đònh) phát tín hiệu xung clk 2- 3(set) Đặt shunt vào chân chân (set) tần số dao động thiết lập Bảng 2: Thiết ... mạch XS40 XSTEND III Mối quan hệ linh kiện mạch XS40 Trên mạch XS40, vi điều khiển FPGA kết nối với Chúng có giới hạn để làm cho chương trình vi điều khiển phần cứng FPGA tương tác lẫn Một mức cao ... thường đònh) J7 1 -2 (ext) Đặt shunt vào chân chân (ext) (mặc chương trình vi điều khiển 8031 lưu trữ đònh) SRAM ngoại 32KByte (U8) mạch XS40 2- 3 (int) Đặt shunt vào chân chân (int) chương trình lưu...

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 3 ppsx

... cấp VCC GND cho mạch XSTEND thông qua socket Mạch XS40 với FPGAs có nguồn điện 3. 3V cung cấp nguồn 3. 3V 5V cho mạch XSTEND, mạch XS40 với FPGAs XS95 có nguồn điện 5Võ cung cấp 5V Nguồn cấp điện ... song song cách lập trình cho FPGA vi điều khiển để trạng thái lối thông báo LED đoạn (Gần giống với lệnh “printf” ngôn ngữ lập trình C) Hình 5: Lưu đồ thiết kế FPGA vi điều khiển MẠCH XSTEND ... thiết kế FPGA vi điều khiển MẠCH XSTEND I Đặc điểm tính Mạch XS40 đưa mẫu thiết kế FPGA CPLD Tuy nhiên, kích thước vật lý chúng nhỏ làm giới hạn giá trò sơ đồ mạch hỗ trợ mà chúng áp dụng Mạch...

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 4 pps

... mạch XSTEND/XS40 kết hợp, ta phải điều chỉnh lại mạch XS40:  Gỡ bỏ shunt từ J4, J6, J10 J11 mạch XS40  Gỡ bỏ EPROM từ socket U7 Chân Xchecker Chân XS40 1_VCC(+5V) 2_RT 32 3_GND 52 4_ RD 30 6_TRIG ... hay không (xem hình 4) Dó nhiên, lựa chọn jumper hiệu ta không cấp nguồn vào mạch XSTEND mạch XS cách kết nối với nguồn cung cấp bên Hình 4: Thiết lập shunt cho bus VCC Mạch XS kết nối đến vùng ... chiều rộng chiều cao khung video truy xuất đến bit tín hiệu màu đỏ, xanh xang dương Vì tạo pixel với 22 *22*22 = 64 màu khác Listing 3: Sự kết nối giao diện VGA mạch XSTEND XS40 # VGA CONNECTIONS NET...

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 5 doc

... AT7C 256 Atmel lập trình lại Nếu mạch XS40-005E, XS40-005XL mạch XS40-010E sử dụng mạch XS40 lập trình trực tiếp chip Atmel FPGA mạch có file bitstream có kích thước phù hợp với AT7C 256 Thiết kế ... xoá thiết kế mạch XS40 FPGA mạch XS40 lưu trữ cấu hình chip SRAM xoá nguồn điện ngắt Một thiết kế hoàn thành, ta lưu trữ bitstream EEFROM nối tiếp đặt socket U7 mạch XS40 EEFROM đònh dạng FPGA ... đổi thiết kế logic Bảng liệt kê chip EEFROM nối tiếp cần để lưu trữ file bitstream loại mạch XS40 Loại mạch XS40 Kích thước EEPROM XILINX Bitstream XS40-005E 95, 008 XC17128E XS40-005XL 151 ,960...

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 6 docx

... theo thiết kế Các chân chọn xuất màu theo quy đònh người thiết kế Sau gán chân xong ta phải dòch lại file thiết kế chân thành file bit, sau sử dụng phần mềm tiện ích XSTOOLs (đã trình bày trên) ... ta thiết lập kiểm tra project Ta thực với trình soạn thảo mô để xác đònh project, thoả mãn qui đònh cụ thể Một loạt công cụ thực dùng để biên dòch xác đònh lại khía cạnh thiết kế Khi thiết kế ... Generate Programming File để chạy chương trình chuyển đổi Chương trình hoàn tất thấy dòng thông báo Done: completed successfully Khi file edf dòch thành file bit Vì chương trình biên dòch gán chân...

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 7 pdf

... Hình: Cấu trúc MAX7000 Cấu trúc MAX7000 gồm:  Logic Array Blocks (LABs)  Macrocells  Programmable Interconnect Array (PIA) ... với qua đường kết nối chung lập trình (Programmable Interconnect Array: PIA), đường nối macrocells chân I/O +36 tín hiệu ngõ vào Macrocells Cấu trúc Macrocells +Họ linh kiện MAX7000 gồm có 32 ... chứa cổng AND với lối vào mở rộng cung cấp cho cổng OR lập trình nghòch lối Mảng cổng AND/OR thiết kế để thực hàm Boolean biểu diễn dạng tổng tích Các lối vào đến cổng AND mở rộng có giá trò hai...

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 8 ppsx

... 12 13 33 34 54 55 77 78 14 15 35 36 56 57 79 80 16 17 37 38 58 59 81 82 18 19 39 40 60 61 83 84 20 21 41 42 62 63 22 23 43 44 64 65 24 25 45 46 66 67 26 27 47 48 68 69 28 29 49 50 70 71 10 30 ... GCLRn/1 14 OE2/GCLK2 /2 16 18 20 10 22 12 24 16 26 18 28 21 30 25 32 27 34 28 36 30 38 34 40 36 42 40 44 41 46 46 48 48 50 49 52 51 54 55 55 57 59 56 VCC VCC 56 58 60 57 GND GND ... tắc thiết kế nắm chương trình chân I/O PLD Sau biên dòch kiểm tra thiết kế thành công phần mềm MAX+PLUS II, ta dễ dàng nối chân I/O gán đến công tắc led cách sử dụng dây hook_up Sau tải thiết kế...

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 9 docx

... DI3/210 12 DEV_CLR/2 09 14 DEV_CLK/211 16 181 17 19 21 23 25 27 29 31 33 35 37 39 41 43 45 47 49 51 53 55 57 59 182 184 186 188 191 193 195 198 200 202 204 207 214 217 2 19 221 223 226 228 230 ... DEV_CLR/2 09 DEV_CLK/211 46 49 51 54 56 62 64 66 68 71 73 75 78 80 82 84 87 94 97 99 101 GND GND Bảng 11: Kết nối FLEX10K tín hiệu FLEX_EXPAN_B Số thứ tự giao tiếp 11 13 15 17 19 21 23 25 27 29 31 ... 26 28 30 32 34 36 38 40 42 44 46 48 50 52 54 56 58 60 183 185 187 190 192 194 196 199 201 203 206 208 215 218 220 222 225 227 2 29 231 GND GND ...

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 10 ppt

... thực bước sau: a Thiết lập jumper Để đònh cấu hình cho EPF10K70 JTAG chain, ta thiết lập jumper TDI, TDO, DEVICE BOARD hình Hình 8: Thiết lập jumper để đònh cấu hình cho FLEX10K b Kết nối cáp tải ... chip EPM7128S FLEX10K nhiều mạch UP kết nối JTAG chain gồm nhiều linh kiện, ta thiết lập jumper TDI, TDO, DEVICE BOARD cho tất mạch ngoại trừ mạch cuối chain hình 10 Hình 10: Thiết lập jumper ... FLEX10K70, ta thực bước sau: a Thiết lập Jumper Để đònh cấu hình lập trình cho FLEX10K70 EPM7128S JTAG chain gồm nhiều linh kiện, ta thiết lập jumper TDO, TDI, DEVICE BOARD hình Hình 9: Thiết...

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 11 ppt

... chia thiết kế, tối ưu hàm thời gian, dùng thiết kế độc lập cho thiết kế phức tạp hơn, tự động phân tích thời gian, phân tích lỗi, tự động câu lệnh bò lỗi thiết kế hướng dẫn cách sữa lỗi, nạp chương ... phép chạy chương trình Synopsys Design Compile PFGA Compiler cách tự động, cho phép xử lý thiết kế VHDL Verilog HDL Trình biên dòch Compiler MAX+PLUS®II tự động nạp chương trình thiết kế, tự động ... System II) phần mềm thiết kế chuyên dụng nhà thiết kế toàn giới sử dụng Max + Plus II cung cấp môi trường thiết kế hoàn hảo để tạo thành thiết kế cần thiết Không quan trọng dùng máy tính cá nhân...

Xem thêm