Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII) Chương 1: CẤU TRÚC TỔNG QUÁT CỦA FPGA I. Cấu trúc chung 1. Các logic block Cấu trúc và nội dung của logic block được gọi là kiến trúc của nó. Kiến trúc của logic block có thể được thiết kế theo nhiều cách khác nhau. Một số logic block có thể chỉ đơn giản là các cổng AND hai ngõ nhập. Các logic block khác có cấu trúc phức tạp hơn như các multiplexer hay các bảng dò tìm (look-up table). Trong một số loại FPGA, các logic block có thể có cấu trúc hoàn toàn giống PAL. Hầu hết các logic block chứa một số loại flip-flop để hỗ trợ cho việc thực hiện các mạch tuần tự. 2. Khối I/O (IOB) Mỗi chân I/O của linh kiện XC4000 có một IOB lập trình được với các buffer tương thích với các mức tín hiệu của TTL và CMOS. Nó được sử dụng như một lối ra, lối vào hoặc port 2 chiều. Một IOB được đònh cấu hình như một lối vào có thể có lối vào trực tiếp, chốt. Với việc đònh cấu hình một lối ra, IOB có lối ra trực tiếp. Lối ra bộ đệm của IOB có bộ điều khiển skew và slew. Các thanh ghi có giá trò đối với đường dẫn lối vào lối ra của một IOB được truyền các xung đảo riêng biệt. Có một set và reset toàn cục. 3. Các nguồn kết nối Cấu trúc và nội dung của các nguồn kết nối trong FPGA được gọi là kiến trúc routing (routing architecture). Kiến trúc routing gồm các đoạn dây nối và các chuyển mạch lập trình được. Các chuyển mạch lập trình được có thể có nhiều cấu tạo khác nhau như: pass-transistor được điều khiển bởi cell RAM, các cầu chì nghòch (anti-fuse), EPROM transistor và EEPROM transistor. Giống như logic block, có nhiều cách khác nhau để thiết kế các kiến trúc routing. Một số FPGA cung cấp nhiều kết nối đơn giản giữa các logic block, một số khác cung cấp ít kết nối hơn nên routing phức tạp hơn. II. Các loại FPGA trên thò trường Phần này giới thiệu một số họ FPGA của các hãng, trong đó giới thiệu kiến trúc FPGA của các hãng lớn Quicklogic, Xilinx, Actel và Altera Công ty Kiến trúc tổng quát Kiểu khối Logic Công nghệ lập trình Xilinx Symetrical Array Lookup Table Static RAM Actel Row-based Multiplexer- based Anti-fuse Altera Hierarchical- PLD PLD Block EPROM Plessey Sea-of-gates NAND-gate Static RAM Plus Hierarchical- PLD PLD Block EPROM AMD Hierarchical- PLD PLD Block EEPROM QuickLogic Symetrical Array Multiplexer- based Anti-fuse Algotronix Sea-of-gates Multiplexer & Based Gates Static RAM Concurrent Sea-of-gates Multiplexer & Based Gates Static RAM Crosspoint Row-based Transitor Pairs & Multiplexer Anti-fuse CHƯƠNG II: MẠCH XS40 I. Đặc điểm XS40_005XL gồm có:  XC4005XL FPGA  Vi điều khiển 8031  SRAM 32K Byte  Bộ dao động lập trình được 100MHz  Cổng song song  Cổng chuột, bàn phím loại PS/2  Cổng monitor VGA  Led 7 đoạn  84 chân giao tiếp với XSTEND board  Socket EFROM nối tiếp  Jack cắm nguồn 9V DC  Mức điện thế quy đònh 5V/3.3V  Dây cáp tải qua cổng LPT  Phần mềm tiện ích XSTOOL Mạch XS40_005XL là lý tưởng cho việc thực hiện các thiết kế với FPGA, lập trình vi điều khiển hoặc codesign phần cứng/phần mềm. XC4005XL gồm 9000 cổng, hoạt động ở mức thế là 5V. Vì vậy ta có thể nối nó đến các chip TTL. Thiết kế logic số được nạp vào FPGA. Vi điều khiển sử dụng FPGA như một bộ xử lý chung. SRAM 32K byte lưu trữ hoặc cung cấp những chương trình/dữ liệu vi điều khiển như việc lưu trữ thông dụng đối với thiết kế FPGA cơ bản. XC4005XL nối tiếp của FPGAs được hỗ trợ bởi phần mềm XILINX Foundation và Alliance Series. Hình 1: Mô tả các thành phần trên mạch XS40 II. Mô tả mạch XS40 1. Nguồn điện Mạch XS40 sử dụng nguồn 9V để thực hiện các thiết kế logic với bộ vi điều khiển. Đặt mạch XS40 trên một bề mặt không dẫn điện, sau đó cắm nguồn vào jack J9 của mạch như hình 2. Mạch quy đònh điện thế sẽ tạo ra mức thế được yêu cầu bởi phần còn lại của XS40. 2. Kết nối Breadboard Một mạch con không hàn có thể nối đến hai hàng chân của mạch XS40 với những lỗ cắm cách nhau 0.1” (tốt nhất nên chọn một trong những mạch chuẩn của A.C.E). Khi cắm vào, tất cả các chân của FPGA, vi điều khiển và SRAM đều được nối đến những mạch khác trên breadboard. (Các con số được ghi bên cạnh các hàng chân của mạch XS40 tương ứng với số của chân FPGA). Nguồn điện vẫn có thể được cắm vào chân J9 của mạch XS40 hoặc được cắm trực tiếp thông qua một số chân ở bên dưới của mạch. Chỉ cần nối nguồn +5V, +3.3V và nối mass đến các chân của mạch XS40. (Sử dụng nguồn +3.3V nếu mạch XS40 chứa loại XC4000XL của FPGA). Loại mạch XS40 Chân GND Chân +5V Chân +3.3V XS40-005E V1.4 52 2 ; 54 None XS40-005XL V1.4 52 2 54 XS40-010E V1.4 52 2 ; 54 None XS40-010XL V1.4 52 2 54 XS40-010 V1.4 52 2 ; 54 None Bảng 1: Nguồn điện cung cấp cho các chân của mạch XS40 Hình 2: Các kết nối bên ngoài của mạch XS40 Hình 3: Sự sắp xếp các thành phần trên mạch XS40 Chương 2: Kết nối máy tính với mạch XS40 Nối mạch XS40 với một máy tính bằng một dây cáp 6’. Một đầu cáp được gắn vào cổng song song của máy tính và đầu kia nối đến bộ nối DB-25 (J1) ở phần trên của mạch XS40 (như hình 2). Kết nối một monitor VGA với mạch XS40 Ta có thể hiển thò hình ảnh trên một màn hình VGA bằng cách nối đến bộ nối 15 chân J12 ở phần dưới mạch XS40 (như hình 2). Ta sẽ phải download driver của VGA vào mạch XS40 để hiển thò hình ảnh. Kết nối chuột/bàn phím với mạch XS40 Các lối vào có thể nhận từ bàn phím hoặc chuột bằng cách nối nó đến chân J5 của bộ nối loại PS/2 ở phần dưới của mạch XS40 (Như hình 2). Sự bố trí các jumper trên mạch XS40 Các jumper được mặc đònh (Như trong bảng 2) để đònh cấu hình cho mạch XS40 trong một môi trường thiết kế. Thay đổi vò trí các jumper với điều kiện là:  Đang sử dụng chế độ mạch XS40 độc lập, nó không liên kết với cổng song song của máy tính  Thiết lập lại tần số xung trên mạch XS40  Thực thi mã của bộ vi điều khiển từ ROM nội thay vì SRAM ngoại trên mạch XS40. (Muốn sử dụng tính năng đặc biệt này thì phải thay thế bộ vi điều khiển ROMLESS trên mạch XS40 với một loại ROM) Jumper Chế độ Chức năng On (mặc đònh) Đặt shunt nếu đang download mạch XS40 hoặc XSP thông qua cổng song song J4 Off Tháo bỏ shunt nếu mạch XS40 hoặc XSP đang được đònh dạng thông qua EEFROM nối tiếp trên mạch On Đặt shunt khi EEPROM nối tiếp trên mạch (U7) đang được lập trình J6 Off (mặc đònh) Tháo bỏ shunt trong khi sử dụng mạch thông thường 1-2 (ext) (mặc đònh) Đặt shunt vào chân 1 và chân 2 (ext) nếu chương trình vi điều khiển 8031 được lưu trữ trong SRAM ngoại 32KByte (U8) của mạch XS40 J7 2-3 (int) Đặt shunt vào chân 2 và chân 3 (int) nếu chương trình được lưu trữ nội bộ trong vi điều khiển On Đặt shunt trên mạch XS40 hoặc XSP sử dụng loại XC4000XL 3.3V của họ FPGA J8 Off Tháo bỏ shunt trên mạch XS40 hoặc XSP sử dụng loại XC4000E 5V của họ FPGA On Đặt shunt nếu mạch XS40 hoặc XSP đang được đònh dạng từ EEFROM nối tiếp trên mạch J10 Off (mặc đònh) Tháo bỏ shunt nếu mạch XS40 hoặc XSP đang được download từ cổng song song của máy tính [...]... là FPGA kích các chân trạng thái Máy tính có thể đọc các chân trạng thái để tìm nạp dữ liệu từ mạch XS40 FPGA cũng truy xuất đến các đường dữ liệu và xung của bàn phím hoặc chuột được gắn vào cổng PS/2 của mạch Chương 3: Lưu đồ thiết kế giữa vi điều khiển 8031 và FPGA Lưu đồ thiết kế cơ bản để xây dựng các ứng dụng cho vi điều khiển và FPGA như hình 5 Đầu tiên phải tìm ra đặc tính cho hệ thống đang thiết. .. thấy sự tác động trở lại của hệ thống đến các tín hiệu từ cổng song song bằng cách lập trình cho FPGA và vi điều khiển để trạng thái lối ra thông báo trên LED 7 đoạn (Gần giống với lệnh “printf” trong ngôn ngữ lập trình C) Hình 5: Lưu đồ thiết kế FPGA và vi điều khiển MẠCH XSTEND I Đặc điểm và tính năng Mạch XS40 đưa ra các mẫu thiết kế FPGA và CPLD Tuy nhiên, kích thước vật lý của chúng nhỏ làm giới... phải thiết lập jumper như bảng 1: Jumper Thiết lập J8 Gỡ bỏ shunt trên jumper này không cho kết nối nguồn điện với thanh led D1 – D8 Đặt shunt trên jumper cho phép thanh led hoạt động J4 Gỡ bỏ shunt trên jumper này không cho kết nối nguồn điện vớiø led 7 đoạn U1 Đặt shunt trên jumper cho phép led U1 hoạt động J7 Gỡ bỏ shunt trên jumper này không cho kết nối nguồn điện vớiø led 7 đoạn U2 Đặt shunt trên. .. thiết kế Sau đó, xác đònh lối vào nào là giá trò cho hệ thống và lối ra nào sẽ phát Vào lúc này, hệ thống phải phân chia các hàm giữa vi điều khiển và FPGA Một số tín hiệu lối vào sẽ đưa vào vi điều khiển, một số sẽ đưa vào FPGA và một số khác sẽ đi vào cả hai Tương tự, một số lối ra sẽ được tính toán bởi vi điều khiển và một số được tính bởi FPGA Cũng sẽ có thêm một số lối vào và lối ra mới của hệ thống. .. thế nào để download một thiết kế logic từ máy tính vào mạch XS40 và làm sao để lưu trữ một thiết kế trong EEFROM nối tiếp tuỳ ý mà khi cấp nguồn điện vào thì nó sẽ hoạt động a Download các thiết kế vào mạch XS40 Trong giai đoạn triển khai và kiểm tra, thông thường ta sẽ kết nối mạch XS40 đến cổng song song của máy tính và download mạch mỗi khi thay đổi nó Download một thiết kế FPGA vào mạch XS40 bằng... tiếp trên mạch J12 1-2 (osc) Đặt shunt vào chân 1 và chân 2 (osc) trong (mặc các thao tác thông thường khi bộ dao động đònh) đang phát ra một tín hiệu xung clk 2-3(set) Đặt shunt vào chân 2 và chân 3 (set) khi tần số bộ dao động đang được thiết lập Bảng 2: Thiết lập các jumper trên mạch XS40 và XSTEND III Mối quan hệ giữa các linh kiện trên mạch XS40 Trên mạch XS40, vi điều khiển và FPGA đã được kết... hình bằng cách thiết lập shunt trên các jumper như bảng 2 Jumper Thiết lập J11 Đặt shunt trên jumper này nghóa là không cho phép codec hoạt động bằng các giữ nó ở trạng thái reset Gỡ bỏ shunt trên jumper khi đang sử dụng codec J17 Gỡ bỏ shunt để ngăn cản chuỗi dữ liệu lối ra từ mạch XS Đặt shunt trên jumper khi đang sử dụng codec Bảng 2: Thiết lập jumper cho codec XSTEND Listing 6: Sự kết nối giữa stereo... chương trình vi điều khiển và phần cứng FPGA tương tác lẫn nhau Một mức cao sẽ xét bộ vi điều khiển, SRAM và FPGA được kết nối như thế nào được trình bày như hình 4: Hình 4: Sơ đồ kết nối các thành phần trên mạch XS40 Ghi chú: * = not conectted on XSP Board ** = applies to XS40 + Board Lối ra của bộ dao dộng lập trình được đưa trực tiếp đến lối vào xung đồng bộ của FPGA FPGA sử dụng xung này để phát ra một... thể dùng chân kết hợp cho I/O đa năng giữa vi điều khiển và FPGA Tuy nhiên, trong nhiều trường hợp, ta sẽ lập trình cho FPGA để sử dụng các chân đặc biệt của vi điều khiển (Ví dụ: FPGA có thể phát ra tín hiệu ngắt vi điều khiển) Nếu muốn kích chân đặc biệt từ một mạch bên ngoài thì chân I/O của FPGA đã nối với nó phải ở 3 trạng thái Một LED 7 đoạn nối trực tiếp đến FPGA (Các chân của FPGA có thể truyền... mạch XS40 khác nhau Ngoài ra cần phải lựa chọn việc lưu trữ các thiết kế vào EEPROM nối tiếp AT7C256 Atmel lập trình lại được Nếu mạch XS40-005E, XS40-005XL hoặc mạch XS40-010E được sử dụng thì mạch XS40 có thể lập trình trực tiếp trên chip Atmel và các FPGA trên các mạch này có các file bitstream có kích thước phù hợp với AT7C256 Thiết kế được nạp vào EEPROM Atmel bằng cách kéo file BIT vào vùng Flash/EEPROM . Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII) Chương 1: CẤU TRÚC TỔNG QUÁT CỦA FPGA I. Cấu trúc chung 1. Các logic block Cấu trúc. đồ thiết kế giữa vi điều khiển 8031 và FPGA Lưu đồ thiết kế cơ bản để xây dựng các ứng dụng cho vi điều khiển và FPGA như hình 5. Đầu tiên phải tìm ra đặc tính cho hệ thống đang thiết kế. . động đang được thiết lập Bảng 2: Thiết lập các jumper trên mạch XS40 và XSTEND III. Mối quan hệ giữa các linh kiện trên mạch XS40 Trên mạch XS40, vi điều khiển và FPGA đã được kết nối với nhau.