các toán tử đạo hàm cấp 2

Xử lý ảnh (nguyễn thị hoàng lan  viện CNTT)

Xử lý ảnh (nguyễn thị hoàng lan viện CNTT)

Ngày tải lên : 02/04/2014, 00:41
... 0, 0) Red (25 5, 0, 0) Green (0, 25 5, 0) Yellow (25 5, 25 5, 0) Blue (0, 0, 25 5) Red Magenta (25 5, 0, 25 5) Cyan (0, 25 5, 25 5) White (25 5, 25 5, 25 5) white Yellow Y Cb Cr (JPEG) Cb = U /2 + 0.5 Cr ... Công nghệ Thông tin Phát biên dựa phơng pháp đạo hàm Các toán tử đạo hàm ảnh : Gradient ảnh : G(x,y) , đạo hàm bậc Laplace ảnh : L(x,y), đạo hàm bậc Xủ lý ảnh Nguyễn Thị Hoàng Lan đại học Bách ... ngỡng, hàm logic - Kỹ thuật thực phép toán điểm ảnh : LUT (Look-Up-Table) Các toán tử tuyến tính không gian, nhân chập xếp chồng M N Toán tử tuyến tính - Toán tử Kernel : Y (k ,l ) = X (m, n)....
  • 70
  • 1.2K
  • 23
Quy trình công nghệ thành lập bản đồ địa hình với hệ thống xử lý ảnh số của hãng Intergraph

Quy trình công nghệ thành lập bản đồ địa hình với hệ thống xử lý ảnh số của hãng Intergraph

Ngày tải lên : 10/03/2015, 16:18
... phân giải quét: 7, 14, 21 , 28 , 56, 1 12, 22 4 àm - chọn diện tích phim cần quét: - 25 0, - 27 5 mm - chọn Gamma: 1/3, 1 /2, Transmission, 2, - chọn thời gian lộ quang: khoảng 0 .2 - 25 .5 ms (mili-giây) ... học máy àm - độ phân giải quét phim tuỳ chọn theo thang bậc: 7, 4, 2, 28 , 56, 2, 22 4 àm - kích th!ớc phim lớn quét đ!ợc 25 0 x 27 5 mm - quét đ!ợc phim màu phim đen trắng - quét đ!ợc phim cuộn phim ... cần thành lập Tuỳ theo máy quét đ!ợc sử dụng mà độ phân giải 7.5, 5, 22 .5, 30, 60, 20 àm máy quét PhotoScan PS hay 7, 4, 2, 28 àm, máy quét SCAI Hiện nay, Việt nam có số loại máy quét phim hàng...
  • 99
  • 657
  • 0
Thiết kế hệ thống xử lý ảnh số trên nền FPGA

Thiết kế hệ thống xử lý ảnh số trên nền FPGA

Ngày tải lên : 24/04/2013, 15:55
... 1.3 .2. 2 Các thuật toán xử lý ảnh số Toán tử cửa sổ (windowing operator): Trong việc thực thi thuật toán xử lý ảnh số bản, người ta thường sử dụng toán tử đặc biệt gọi toán tử cửa sổ Toán tử cửa ...  c   c21 c 22 c  31 c 32 c13   1 1 1    c23    1 1 cho liên kết c33   1 1 1    21 www.ngohaibac.net  c11  c   c21 c  31 c 12 c 22 c 32 c13       c23    ... Circuitry ) 35 2. 1 .2. 2 So sánh cấu trúc nhỏ cấu trúc lớn 36 2. 1 .2. 3 So sánh SDRAM Programming Anti-fuse programming 36 2. 1 .2. 4 Cấu trúc FPGA Spartan 37 2. 1.3 Trình tự thiết...
  • 84
  • 1.2K
  • 14
luận văn thạc sỹ khoa học hợp tác nghiên cứu phát triển các hệ thống xử lý ảnh nhanh trên cơ sở áp dụng công nghệ mạng nơron phi tuyến tế bào

luận văn thạc sỹ khoa học hợp tác nghiên cứu phát triển các hệ thống xử lý ảnh nhanh trên cơ sở áp dụng công nghệ mạng nơron phi tuyến tế bào

Ngày tải lên : 23/05/2014, 23:45
... − sf ( x2 ) − sf ( x3 ) ' x2 + x2 = − sf ( x1 ) + p2 f ( x2 ) − rf ( x3 ) (33) ' x3 + x3 = − sf ( x1 ) + rf ( x2 ) + p3 f ( x3 ) Với p1>1, p2>1, p3>1, r, s>0, đầu vào u=0 độ dịch I = Hàm đầu ... ∞ , quỹ đạo gọi 21 closed contour chu kỳ giới hạn Do quỹ đạo từ (0.1, 0.1) không hội tụ điểm cân nên CNN không ổn định hoàn toàn 22 Hình 13- Dạng sóng nghiệm tuần hoàn x1(t) x2(t) quỹ đạo tương ... k,l)-1), d2=c2(vykl-Vyi,j), mẫu trình bày sau: ⎡0 0⎤ ⎡ d1 ⎤ ˆ = ⎢d d ⎥ ˆ = ⎢d d ⎥ B ⎢ A ⎢ 2 1⎥ ⎢ ⎥ ⎢ ⎥ ⎣0 0⎦ ⎣ d1 ⎦ 19 - Phương trình đầu không nhớ: v yij ( t ) = f ( vxij ( t ) ) (26 b) Hàm f(.) hàm...
  • 186
  • 735
  • 2
Hệ thống xử lý ảnh

Hệ thống xử lý ảnh

Ngày tải lên : 19/10/2013, 16:15
... CT7 02 ĐH DL HẢI PHÒNG 12 Phát đối tượng đột nhập trợ giúp Camera Hình 2. 2:So sánh biểu đồ hai ảnh Các thứ ba sử dụng phần giao hai biểu đồ Vùng biểu đồ chồng nhau, phần gạch chéo hình 2. 2, cho ... ≤ ≤ c2 ≤ Phương pháp đề xuất sử dụng phương trình (3-8) để phân biệt cách xác H B cách điều chỉnh c1,c2 2. 3 .2. 4 Thao tác trừ (Subtraction operation) Thao tác trừ mô tả hình vẽ đây: Hình 2. 5: ... phần tử ma trận tương ứng với điểm ảnh Các điểm thường đặc trưng toạ độ màu RGB tương ứng với hệ toạ độ màu sau: G 25 5 Thi(R,G,B)B Ii(R,G,B)B μi (R,G,B)B B R 25 5 25 5 SV: Bùi Thanh Liêm CT7 02 ĐH...
  • 31
  • 537
  • 2
TỔNG QUAN VỀ MỘT HỆ THỐNG XỬ LÝ ẢNH

TỔNG QUAN VỀ MỘT HỆ THỐNG XỬ LÝ ẢNH

Ngày tải lên : 01/11/2013, 17:20
... kết trình lượng hoá Cách mã hoá kinh điển thường dùng 16, 32 hay 64 mức Mã hoá 25 6 mức phổ dụng lý kỹ thuật Vì 28 = 25 6 (0, 1, , 25 5), nên với 25 6 mức, pixel mã hoá bit 1 .2. 2 Biểu diễn ảnh Trong ... ảnh đen trắng cỡ 5 12 x 5 12 với 25 6 mức xám chiếm 25 6K bytes Với ảnh màu kích thước dung lượng tăng gấp lần 1 .2 CÁC VẤN ĐỀ CƠ BẢN TRONG XỬ LÝ ẢNH Như đề cập phần giới thiệu, thấy cách khái quát vấn ... thước N1 x N2 Tích Kronecker A B ký hiệu A⊗ B ma trận khối định nghĩa: a1,1B a1,2B A1,M2B A⊗ B = aM1,1B aM1,2B AM1,M2B với a i,j phần tử ma trận A 1 1 1 − 1   1 2 3    Thí...
  • 6
  • 2.1K
  • 42
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII) pptx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII) pptx

Ngày tải lên : 27/06/2014, 01:21
... XC4005XL KIT UP2 HÃNG ALTERA Chương 7: Các họ Classic MAX3000 MAX5000 MAX7000 MAX9000 FLEX6000 FLEX8000 28 2-1500 reg FLEX 10K Số chân I/O 22 -68 34-158 28 -100 36 -21 2 52- 216 71 -21 8 68 -20 8 300-900 ... 300-900 600-5000 600-3750 600-1000 6000- 120 00 1000 024 000 25 00-16000 SRAM Logic Cell Công nghệ 32- 256 32- 5 12 320 -560 880-1960 LE 1000 025 0000 100.000 – triệu APEX 20 K Stratix Số cổng 3451314 Cyclone ... pixel với 22 *22 *22 =64 màu khác Listing 3: Sự kết nối giao diện VGA mạch XSTEND XS40 # VGA CONNECTIONS NET VSYNCB LOC=P67; NET HSYNCB LOC=P19; NET RED LOC=P18; NET RED LOC=P23; NET GREEN...
  • 231
  • 611
  • 3
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 25 doc

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 25 doc

Ngày tải lên : 05/07/2014, 16:20
... Clock Red Green Blue Vert_sync Horiz_sync : 11 : 12 : 13 : 14 : 17 : 18 : 19 : 20 : 21 : 23 : 24 : 25 : 30 : 31 : 41 : 91 : 23 6 : 23 7 : 23 8 : 23 9 : 24 0 Lưu biên dòch lại chương trình nạp lên KIT ... ứng dụng KIT UP2 hãng Altera chương trình dòch led từ phải sang trái ngược lại, chương trình đếm hiển thò LED đoạn, mạch hiển thò nhiệt độ điều khiển động bên để giao tiếp với KIT UP2, chương trình ... gán chân cách ngẫu nhiên, không phù hợp với thiết kế nên ta phải gán chân lại cho linh kiện, phần mềm XILINX lại không hỗ trợ cho phần nên chúng em phải chuyển sang tìm hiểu thực KIT UP2 Altera...
  • 9
  • 354
  • 2
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 1 potx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 1 potx

Ngày tải lên : 05/07/2014, 16:20
... Chân GND 52 Chân +5V Chân +3.3V XS40-005E ; 54 None V1.4 XS40-005XL 52 54 V1.4 XS40-010E 52 ; 54 None V1.4 XS40-010XL 52 54 V1.4 XS40-010 52 ; 54 None V1.4 Bảng 1: Nguồn điện cung cấp cho chân ... khác để thiết kế kiến trúc routing Một số FPGA cung cấp nhiều kết nối đơn giản logic block, số khác cung cấp kết nối nên routing phức tạp II Các loại FPGA thò trường Phần giới thiệu số họ FPGA ... trình Các chuyển mạch lập trình có nhiều cấu tạo khác như: pass-transistor điều khiển cell RAM, cầu chì nghòch (anti-fuse), EPROM transistor EEPROM transistor Giống logic block, có nhiều cách...
  • 7
  • 495
  • 5
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 2 docx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 2 docx

Ngày tải lên : 05/07/2014, 16:20
... mạch J 12 1 -2 (osc) Đặt shunt vào chân chân (osc) (mặc thao tác thông thường dao động đònh) phát tín hiệu xung clk 2- 3(set) Đặt shunt vào chân chân (set) tần số dao động thiết lập Bảng 2: Thiết ... mạch thông (mặc thường đònh) J7 1 -2 (ext) Đặt shunt vào chân chân (ext) (mặc chương trình vi điều khiển 8031 lưu trữ đònh) SRAM ngoại 32KByte (U8) mạch XS40 2- 3 (int) Đặt shunt vào chân chân ... bit đòa chốt đến đường đòa thấp SRAM Trong đó, bit đòa cao lối P2 vi điều khiển Trên mạch XS40, SRAM 32Kbyte sử dụng bit đòa SRAM 128 Kbyte lấy bit đòa FPGA nhận đòa bit cao giải mã với đường điều...
  • 6
  • 438
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 3 ppsx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 3 ppsx

Ngày tải lên : 05/07/2014, 16:20
... điện 5Võ cung cấp 5V Nguồn cấp điện bên dùng với mạch XSTEND Một nguồn điện 5V nối với header J 12 nguồn 3.3V nối vào header J14 hình Các nguồn cung cấp cắm vào mạch XS mạch XSTEND Hình 2: Kết nối ... Hình 2: Kết nối nguồn cung cấp cho mạch XSTEND  Chú ý Không cắm nguồn cấp điện bên cấp nguồn cho mạch XSTEND với mạch XS Không đặt shunt vào J 12 J14 làm giảm nguồn cung cấp nối mass làm hư hại ... khả mạch XS40 cách cung cấp:  Giao tiếp mở rộng cho mạch XS40  Hỗ trợ LED LED đoạn  Nút ấn công tắc DIP  Một giao diện với hình VGA  Một giao diện với bàn phím chuột loại PS /2  Một SRAM...
  • 8
  • 338
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 4 pps

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 4 pps

Ngày tải lên : 05/07/2014, 16:20
... pixel với 22 *22 *22 =64 màu khác Listing 3: Sự kết nối giao diện VGA mạch XSTEND XS40 # VGA CONNECTIONS NET VSYNCB LOC=P67; NET HSYNCB LOC=P19; NET RED LOC=P18; NET RED LOC=P23; NET GREEN ... LOC=P23; NET GREEN LOC=P20; NET GREEN LOC=P24; NET BLUE LOC=P26; NET BLUE LOC=P25; Stereo Codec Mạch XSTEND có stereo codec nhận kênh lối vào analog từ J9, lượng tử hoá giá trò analog ... Gỡ bỏ EPROM từ socket U7 Chân Xchecker Chân XS40 1_VCC(+5V) 2_ RT 32 3_GND 52 4_RD 30 6_TRIG 7_CCLK 73 9_DONE 53 10_TDI 15 11_DIN 71 12_ TCK 16 13_PROGRAM 55 14_TMS 17 15_INIT 41 16_CLKI 13 17_RST...
  • 7
  • 349
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 5 doc

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 5 doc

Ngày tải lên : 05/07/2014, 16:20
... XS40 Kích thước EEPROM XILINX Bitstream XS40-005E 95,008 XC17 128 E XS40-005XL 151,960 XC1 725 6E XS40-010E 178,144 XC1 725 6E XS40-010XL 28 3, 424 XC1701 XSP-010 95,008 XC17S10 Bảng 3: Giới thiệu EEPROM ... 100MHz Tần số 100MHz chia hệ số từ 1 ,2, …đến 20 50 để lấy xung từ 100MHz, 50MHz, …xuống 48.7KHz tương ứng Các tần số chia gửi đến phần lại mạch XS40/XSP tín hiệu xung Các số chia (ước số) lưu trữ nhớ ... EEPROM cấp điện i Tháo dây cáp tải từ nối J1 mạch XS40 (Có thể sử dụng lệnh XSPORT để đảm bảo bit cao cổng song song mức logic Các bit nối đến chân chế độ FPGA phải mức logic FPGA không cấp điện...
  • 10
  • 298
  • 1
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 6 docx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 6 docx

Ngày tải lên : 05/07/2014, 16:20
... gán chân => OK, xuất cửa sổ Chọn tín hiệu input output để gán vào chân thích hợp theo thiết kế Các chân chọn xuất màu theo quy đònh người thiết kế Sau gán chân xong ta phải dòch lại file thiết...
  • 10
  • 381
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 7 pdf

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 7 pdf

Ngày tải lên : 05/07/2014, 16:20
... EAB gồm có 20 48 bit, tạo RAM, FOM, FIFO chức logic tổng quát Mỗi EAB gồm 100-600 cổng, dùng độc lập kết hợp lại với Các EAB RAM 25 6x8, 512x4, 1 024 x2, 20 48x1 Logic Array Block (LAB) +Các mảng Logic ... có 32 đến 25 6 macrocells Mỗi macrocell chứa cổng AND với lối vào mở rộng cung cấp cho cổng OR lập trình nghòch lối Mảng cổng AND/OR thiết kế để thực hàm Boolean biểu diễn dạng tổng tích Các lối ... dành để ghép nối Hình: Phần tử logic (LE: Logic Element) FLEX10K Hình: Cấu tạo bảng dò tìm (LUT) +Các Interconnection theo hàng cột, nối LAB với I/O Element (IOE) Các IOE (I/O Element) chứa I/O...
  • 7
  • 392
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 8 ppsx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 8 ppsx

Ngày tải lên : 05/07/2014, 16:20
... connect 10 No connect 12 GCLRn/1 14 OE2/GCLK2 /2 16 18 20 10 22 12 24 16 26 18 28 21 30 25 32 27 34 28 36 30 38 34 40 36 42 40 44 41 46 46 48 48 50 49 52 51 54 55 55 57 59 56 VCC VCC 56 58 60 57 ... 19 21 23 25 27 29 31 33 35 37 39 41 43 45 47 49 51 53 11 15 17 20 22 24 29 31 33 35 37 39 44 45 50 52 54 Số thứ tự giao Tín tiếp hiệu/chân GND GND GND No connect 10 No connect 12 GCLRn/1 14 OE2/GCLK2 ... 81 82 18 19 39 40 60 61 83 84 20 21 41 42 62 63 22 23 43 44 64 65 24 25 45 46 66 67 26 27 47 48 68 69 28 29 49 50 70 71 10 30 31 51 52 72 73 11 x 32 x 53 x 74 x Bảng 3: chân header (Chú ý: inside...
  • 11
  • 241
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 9 docx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 9 docx

Ngày tải lên : 05/07/2014, 16:20
... 22 3 22 6 22 8 23 0 VCC VCC 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50 52 54 56 58 60 183 185 187 190 1 92 194 196 199 20 1 20 3 20 6 20 8 21 5 21 8 22 0 22 2 22 5 22 7 22 9 23 1 GND GND ... DI3 /21 0 12 DEV_CLR /20 9 14 DEV_CLK /21 1 16 181 17 19 21 23 25 27 29 31 33 35 37 39 41 43 45 47 49 51 53 55 57 59 1 82 184 186 188 191 193 195 198 20 0 20 2 20 4 20 7 21 4 21 7 21 9 22 1 22 3 22 6 22 8 23 0 ... 19 21 23 25 27 29 31 33 35 37 Tín hiệu/ chân RAW VCC VCC NC DI2/ 92 DI4 /21 2 DEV_OE /21 3 109 111 114 116 118 120 127 129 1 32 134 137 139 Số thứ tự giao tiếp 10 12 14 16 18 20 22 24 26 28 30 32 34...
  • 9
  • 343
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 10 ppt

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 10 ppt

Ngày tải lên : 05/07/2014, 16:20
... MAX+PLUS II Cấu hình cho EPM7 128 S FLEX10K70 Để đònh cấu hình cho EPM7 128 S FLEX10K70, ta thực bước sau: a Thiết lập Jumper Để đònh cấu hình lập trình cho FLEX10K70 EPM7 128 S JTAG chain gồm nhiều linh ... Multi-Device JTAG Chain Setup ( menu JTAG) Chọn EPM7 128 S danh sách Device Name hộp thoại Multi-Device JTAG Chain Setup Gõ tên file cấu hình cho EPM7 128 S hộp thoại Programming File Name Ta sử dụng nút ... hình cho tất EPM7 128 S JTAG chain Kết nối nhiều mạch UP với chain Để kết nối nhiều mạch UP với nhau, ta thực bước sau: a Thiết lập jumper Để đònh cấu hình cho nhiều chip EPM7 128 S FLEX10K nhiều...
  • 9
  • 234
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 11 ppt

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 11 ppt

Ngày tải lên : 05/07/2014, 16:20
... gian yêu cầu cập nhật pixel cập nhật cho toàn hình Các hàm bên tính toán thời gian yêu cầu cho monitor thực tất lệnh Monitor ghi vào hình cách gửi tín hiệu màu đỏ, xanh cây, xanh dương, tín ... trợ biên dòch, mô phỏng, phân tích đònh thời tổng hợp mạch cho số thiết bò lập trình EPM7 128 C84, EPF10K20C240-4 I Khái quát phần mềm MAX+PLUS®II Phần mềm phát triển Max+Plus®II (Multiple Array Matrix ... cạnh xung từ 5us đến 25 us Chuột hoạt động hệ toạ độ Cartesian (di chuyển bên phải dương, di chuyển bên trái âm, di chuyển lên dương, di chuyển xuống âm) Sự di chuyển biên độ hàm tốc độ chuột Chuột...
  • 7
  • 322
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 12 docx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 12 docx

Ngày tải lên : 05/07/2014, 16:20
... MAX+PLUS®II MANAGER cung cấp lệnh thông dụng cho tất ứng dụng MAX+PLUS®II Khi mở hay tạo file mới, cửa sổ thích hợp mở cách tự động với chức điều khiển tương ứng với file Các tác vụ MAX+PLUS®II ... hai dạng thiết kế từ đơn giản đến phức tạp cách dễ dàng Một file Graphic Editor kết hợp chặt chẽ với thiết kế logic cách đưa symbol vào thiết kế phân cấp Có thể chọn symbol từ thư viện, chứa 300 ... Vector file (gồm vector mức logic nodes input project mà trình mô dùng file để kiểm tra logic toán tử project) để tạo file SCF, WDF Có thể lưu WDF SCF thay đổi cho có mục đích mô chuyển đổi SCF...
  • 13
  • 443
  • 0