các toán tử đạo hàm cấp 1

Xử lý ảnh (nguyễn thị hoàng lan  viện CNTT)

Xử lý ảnh (nguyễn thị hoàng lan viện CNTT)

Ngày tải lên : 02/04/2014, 00:41
... nh s v file nh s 9 8 9 9 9 M i -1, j i, j -1 i +1, j 7 9 1 2 2 1 1 1 2 1 1 1 i -1, j -1 i -1, j i -1, j +1 i, j -1 i, j i, j +1 i +1, j -1 i +1, j i, j +1 i, j N 9 9 8 i +1, j +1 Quan h lõn cn cỏc im nh s NGUYEN ... j -1 i +1, j 7 9 1 2 2 1 1 1 2 1 1 1 i -1, j -1 i -1, j i -1, j +1 i, j -1 i, j i, j +1 i +1, j -1 i +1, j i, j +1 i, j N 9 9 8 i +1, j +1 Quan h lõn cn cỏc im nh s NGUYEN Thi Hoang Lan - IPH 13 Cỏc mụ hỡnh biu ... toán điểm ảnh : LUT (Look-Up-Table) Các toán tử tuyến tính không gian, nhân chập xếp chồng M N Toán tử tuyến tính - Toán tử Kernel : Y (k ,l ) = X (m, n). (m, n; k , l ) , k [1, K ], l [1, ...
  • 70
  • 1.2K
  • 23
Quy trình công nghệ thành lập bản đồ địa hình với hệ thống xử lý ảnh số của hãng Intergraph

Quy trình công nghệ thành lập bản đồ địa hình với hệ thống xử lý ảnh số của hãng Intergraph

Ngày tải lên : 10/03/2015, 16:18
... màu / phim đen trắng - chọn độ phân giải quét: 7, 14 , 21, 28, 56, 11 2, 224 àm - chọn diện tích phim cần quét: - 250, - 275 mm - chọn Gamma: 1/ 3, 1/ 2, Transmission, 2, - chọn thời gian lộ quang: ... quét hàm liên tục giá trị độ xám hình ảnh phim đ!ợc làm rời rạc l!ợng tử hóa theo mức độ xám (grey scale) ảnh số tập hợp phần tử ảnh (còn gọi pixel) đ!ợc xếp d!ới dạng ma trận hai chiều mà phần tử ... (AO) toán bình sai khối tam giác ảnh không gian (Bundle adjustment) :10 àm - chọn sai số trung ph!ơng tọa độ giới hạn 0.01m (giá trị mặc định 0.00 m) - chọn số hiệu chỉnh tọa độ lại lớn 0. 01 m...
  • 99
  • 657
  • 0
Thiết kế hệ thống xử lý ảnh số trên nền FPGA

Thiết kế hệ thống xử lý ảnh số trên nền FPGA

Ngày tải lên : 24/04/2013, 15:55
... c 11 c12  c   c 21 c22 c  31 c32 c13   1 1 1    c23    1 1 cho liên kết c33   1 1 1    21 www.ngohaibac.net  c 11  c   c 21 c  31 c12 c22 c32 c13       c23 ... hưởng nhiễu pixel trung tâm cách lấy trung bình cộng pixel lân cận cửa sổ  c 11 c12  c   c 21 c22 c  31 c32 c13   1 1 1   c23   1 1 9  c33    1 1 Nếu ảnh có nhiễu Gaussian, ... sử dụng mặt nạ 20 www.ngohaibac.net  c 11 c12  c   c 21 c22 c  31 c32 c13  1 1 1   c23     16   c33   1 1 a) Trước lọc b)Sau lọc Hình 1. 5 : Kết phép lọc Gaussian với cửa sổ...
  • 84
  • 1.2K
  • 14
luận văn thạc sỹ khoa học hợp tác nghiên cứu phát triển các hệ thống xử lý ảnh nhanh trên cơ sở áp dụng công nghệ mạng nơron phi tuyến tế bào

luận văn thạc sỹ khoa học hợp tác nghiên cứu phát triển các hệ thống xử lý ảnh nhanh trên cơ sở áp dụng công nghệ mạng nơron phi tuyến tế bào

Ngày tải lên : 23/05/2014, 23:45
... −i 1 l− j 1 ij 13 = a 1, −1yi 1, j 1 + a 1, 0 yi 1, j + a 1, 1yi 1, j +1 +a 0,−1yi, j 1 + a 0,0 yi, j + a 0,1yi, j +1 (16 ) +a1,−1yi +1, j 1 + a1,0 yi +1, j + a1,1yi +1, j +1 = 1 ∑ ∑a k = 1 l = 1 k,l ... gian 3x3 19 số thực sau ⎡a 1, 1 a 1, 0 ⎢ A = ⎢ a 0, 1 a 0,0 ⎢ a1, 1 a1,0 ⎣ a 1, 1 ⎤ ⎥ a 0 ,1 ⎥ , a1 ,1 ⎥ ⎦ ⎡ b 1, 1 b 1, 0 ⎢ B = ⎢ b 0, 1 b 0,0 ⎢ b1, 1 b1,0 ⎣ b 1, 1 ⎤ ⎥ b 0 ,1 ⎥ , z b1 ,1 ⎥ ⎦ - ... k,l yi+ k, j+l Trong am,n=A(m,n) a -1, -1 a -1, a0, -1 a0,0 a0, a1, -1 Δ = a -1, 0 a1,0 yi -1, j -1 a1, yi -1, j +1 yi,j -1 yi,j yi,j +1 yi +1, j -1 ⊗ yi -1, j yi +1, j yi +1, j+ -1 = A ⊗ Yij Ở đây, ma trận A gọi mẫu...
  • 186
  • 735
  • 2
Hệ thống xử lý ảnh

Hệ thống xử lý ảnh

Ngày tải lên : 19/10/2013, 16:15
... HẢI PHÒNG ảnh Hình 1. 2: Các giai đoạn xử lý Phát đối tượng đột nhập trợ giúp Camera 1. 1.3 Các vấn đề xử lý ảnh 1. 1.3 .1 Một số khái niệm • Pixel (Picture Element): phần tử ảnh • Ảnh • Mức xám(Grey ... Chương 1: Tổng quan hệ thống xử lý ảnh Chương 2: Phát đối tượng đột nhập Chương : Chương trình ứng dụng Chương 1: TỔNG QUAN VỀ MỘT HỆ THỐNG XỬ LÝ ẢNH 1. 1 TỔNG QUAN VỀ MỘT HỆ THỐNG XỬ LÝ ẢNH 1. 1 .1 ... ) = ⎨ , Nếu ⎩ , ngược lại D ( f1 , f2 )= X × Y f1 ( x, y ) − f (x, y ) > T1 X 1 ∑ x = Y 1 ∑ DP (x , y ) y = Nếu tỷ lệ số điểm ảnh thay đổi D(f1,f2) lớn ngưỡng T1 có chuyển cảnh cắt Tuy thay...
  • 31
  • 537
  • 2
TỔNG QUAN VỀ MỘT HỆ THỐNG XỬ LÝ ẢNH

TỔNG QUAN VỀ MỘT HỆ THỐNG XỬ LÝ ẢNH

Ngày tải lên : 01/11/2013, 17:20
... kích thước N1 x N2 Tích Kronecker A B ký hiệu A⊗ B ma trận khối định nghĩa: a1,1B a1,2B A1,M2B A⊗ B = aM1,1B aM1,2B AM1,M2B với a i,j phần tử ma trận A 1 1 11   1 2 3   ... mà phần tử lại ma trận A 11    m1 A  A 12 Am A 1, n    Amn   Ma trận A với Ai,j ma trận m x n; i = 1, 2, ,m j = 1, 2, , n 9* Tích Kronecker Cho A ma trận kích thước M1 x M2 B ... ảnh: Mô hình toán, mô hình thống kê Trong mô hình toán, ảnh hai chiều biểu diễn nhờ hàm hai biến trực giao gọi hàm sở Các biến đổi trình bày kỹ chương Với mô hình thống kê, ảnh coi phần tử tập hợp...
  • 6
  • 2.1K
  • 42
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII) pptx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII) pptx

Ngày tải lên : 27/06/2014, 01:21
... J6, J10 J 11 mạch XS40  Gỡ bỏ EPROM từ socket U7 Chân Xchecker Chân XS40 1_ VCC(+5V) 2_RT 32 3_GND 52 4_RD 30 6_TRIG 7_CCLK 73 9_DONE 53 10 _TDI 15 11 _DIN 71 12_TCK 16 13 _PROGRAM 55 14 _TMS 17 15 _INIT ... EEPROM XILINX Bitstream XS40-005E 95,008 XC1 712 8E XS40-005XL 15 1,960 XC17256E XS40- 010 E 17 8 ,14 4 XC17256E XS40- 010 XL 283,424 XC17 01 XSP- 010 95,008 XC17S10 Bảng 3: Giới thiệu EEPROM nối tiếp hãng ... XS40-005E ; 54 None V1.4 XS40-005XL 52 54 V1.4 XS40- 010 E 52 ; 54 None V1.4 XS40- 010 XL 52 54 V1.4 XS40- 010 52 ; 54 None V1.4 Bảng 1: Nguồn điện cung cấp cho chân mạch XS40 Hình 2: Các kết nối bên mạch...
  • 231
  • 611
  • 3
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 25 doc

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 25 doc

Ngày tải lên : 05/07/2014, 16:20
... mouse_data reset Clock Red Green Blue Vert_sync Horiz_sync : 11 : 12 : 13 : 14 : 17 : 18 : 19 : 20 : 21 : 23 : 24 : 25 : 30 : 31 : 41 : 91 : 236 : 237 : 238 : 239 : 240 Lưu biên dòch lại chương trình ... DOWNTO 0)); END COMPONENT; END up1core; LIBRARY IEEE; USE IEEE.STD_LOGIC _11 64.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_SIGNED.ALL; LIBRARY work; USE work.up1core.ALL; ENTITY vmouse IS ... LIBRARY work; USE work.up1core.ALL; ENTITY vmouse IS Generic(ADDR_WIDTH: integer := 12 ; DATA_WIDTH: integer := 1) ; PORT(SIGNAL Clock,reset : STD_LOGIC; SIGNAL LSB_a, LSB_b, LSB_c, LSB_d : STD_LOGIC;...
  • 9
  • 354
  • 2
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 1 potx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 1 potx

Ngày tải lên : 05/07/2014, 16:20
... XS40-005E ; 54 None V1.4 XS40-005XL 52 54 V1.4 XS40- 010 E 52 ; 54 None V1.4 XS40- 010 XL 52 54 V1.4 XS40- 010 52 ; 54 None V1.4 Bảng 1: Nguồn điện cung cấp cho chân mạch XS40 Hình 2: Các kết nối bên mạch ... đến hai hàng chân mạch XS40 với lỗ cắm cách 0 .1 (tốt nên chọn mạch chuẩn A.C.E) Khi cắm vào, tất chân FPGA, vi điều khiển SRAM nối đến mạch khác breadboard (Các số ghi bên cạnh hàng chân mạch XS40 ... khác để thiết kế kiến trúc routing Một số FPGA cung cấp nhiều kết nối đơn giản logic block, số khác cung cấp kết nối nên routing phức tạp II Các loại FPGA thò trường Phần giới thiệu số họ FPGA...
  • 7
  • 495
  • 5
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 2 docx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 2 docx

Ngày tải lên : 05/07/2014, 16:20
... loại XC4000E 5V họ FPGA J10 On Đặt shunt mạch XS40 XSP đònh dạng từ EEFROM nối tiếp mạch Off Tháo bỏ shunt mạch XS40 XSP (mặc download từ cổng song song đònh) máy tính J 11 On (mặc đònh) Off Đặt ... Off Tháo bỏ shunt sử dụng mạch thông (mặc thường đònh) J7 1- 2 (ext) Đặt shunt vào chân chân (ext) (mặc chương trình vi điều khiển 80 31 lưu trữ đònh) SRAM ngoại 32KByte (U8) mạch XS40 2-3 (int) ... download từ cổng song song máy tính Tháo bỏ shunt mạch XS40 XSP đònh dạng từ EEFROM nối tiếp mạch J12 1- 2 (osc) Đặt shunt vào chân chân (osc) (mặc thao tác thông thường dao động đònh) phát tín hiệu...
  • 6
  • 438
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 3 ppsx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 3 ppsx

Ngày tải lên : 05/07/2014, 16:20
... XS95 có nguồn điện 5Võ cung cấp 5V Nguồn cấp điện bên dùng với mạch XSTEND Một nguồn điện 5V nối với header J12 nguồn 3.3V nối vào header J14 hình Các nguồn cung cấp cắm vào mạch XS mạch XSTEND ... Hình 2: Kết nối nguồn cung cấp cho mạch XSTEND  Chú ý Không cắm nguồn cấp điện bên cấp nguồn cho mạch XSTEND với mạch XS Không đặt shunt vào J12 J14 làm giảm nguồn cung cấp nối mass làm hư hại ... RSB LOC=P57; NET RSB LOC=P 51; NET RSB LOC=P56; NET RSB LOC=P50; NET RSB LOC=P58; NET RSB LOC=P60; NET RDPB LOC=P28; # #INDIVIDUAL LED CONNECTIONS (ACTIVE-LOW) NET DB LOC=P 41; ...
  • 8
  • 338
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 4 pps

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 4 pps

Ngày tải lên : 05/07/2014, 16:20
... J6, J10 J 11 mạch XS40  Gỡ bỏ EPROM từ socket U7 Chân Xchecker Chân XS40 1_ VCC(+5V) 2_RT 32 3_GND 52 4_RD 30 6_TRIG 7_CCLK 73 9_DONE 53 10 _TDI 15 11 _DIN 71 12_TCK 16 13 _PROGRAM 55 14 _TMS 17 15 _INIT ... 14 _TMS 17 15 _INIT 41 16_CLKI 13 17 _RST 18 _CLKO Bảng 3: Kết nối cáp Xchecker XS40 Vùng mẫu (prototyping area) Mạch XSTEND có vùng mẫu bao gồm thành phần lỗ xuyên qua khung lưới 0 .1 *0 .1 đặt rải rác ... CONNECTIONS NET VSYNCB LOC=P67; NET HSYNCB LOC=P19; NET RED LOC=P18; NET RED LOC=P23; NET GREEN LOC=P20; NET GREEN LOC=P24; NET BLUE LOC=P26; NET BLUE LOC=P25; Stereo Codec Mạch...
  • 7
  • 349
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 5 doc

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 5 doc

Ngày tải lên : 05/07/2014, 16:20
... EEPROM XILINX Bitstream XS40-005E 95,008 XC1 712 8E XS40-005XL 15 1,960 XC17256E XS40- 010 E 17 8 ,14 4 XC17256E XS40- 010 XL 283,424 XC17 01 XSP- 010 95,008 XC17S10 Bảng 3: Giới thiệu EEPROM nối tiếp hãng ... trình tần số 10 0MHz Tần số 10 0MHz chia hệ số từ 1, 2,…đến 2050 để lấy xung từ 10 0MHz, 50MHz, …xuống 48.7KHz tương ứng Các tần số chia gửi đến phần lại mạch XS40/XSP tín hiệu xung Các số chia (ước ... vào DS1075 Tín hiệu xung ngoại thay cho dao động nội tần số 10 0MHz DS1075 Việc kiểm tra hộp chọn xung ngoại cho phép đặc tính chip tạo dao động lập trình Nếu điều chọn, ta phải tự cung cấp xung...
  • 10
  • 298
  • 1
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 6 docx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 6 docx

Ngày tải lên : 05/07/2014, 16:20
... việc biên dòch thực thành công Khi file edf lưu trữ thư mục chọn III Phần mềm XILINX WEBPACK 4 .1 Giới thiệu Xilinx Intergrated Software Enviroment (ISE) phần mềm bắt đầu với Project Navigator ... gán chân => OK, xuất cửa sổ Chọn tín hiệu input output để gán vào chân thích hợp theo thiết kế Các chân chọn xuất màu theo quy đònh người thiết kế Sau gán chân xong ta phải dòch lại file thiết...
  • 10
  • 381
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 7 pdf

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 7 pdf

Ngày tải lên : 05/07/2014, 16:20
... I/O +Các chân I/O cấu hình ngõ vào, ngõ ra, chiều Các chân I/O đệm trạng thái Chú ý: Max7000 lập trình 10 0 lần II FLEX10K FLEX10K họ linh kiện CPLD (complex programmable logic devices) với 10 ,000 ... FOM, FIFO chức logic tổng quát Mỗi EAB gồm 10 0-600 cổng, dùng độc lập kết hợp lại với Các EAB RAM 256x8, 512 x4, 10 24x2, 2048x1 Logic Array Block (LAB) +Các mảng Logic gồm LAB, LAB gồm LE đường ... cung cấp cho cổng OR lập trình nghòch lối Mảng cổng AND/OR thiết kế để thực hàm Boolean biểu diễn dạng tổng tích Các lối vào đến cổng AND mở rộng có giá trò hai dạng thông thường nghòch đảo +1 Macrocell...
  • 7
  • 392
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 8 ppsx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 8 ppsx

Ngày tải lên : 05/07/2014, 16:20
... hiệu/chân RAM VCC VCC No connect No connect 11 No connect 13 OE1/84 15 17 19 21 23 25 27 29 31 33 35 37 39 41 43 45 47 49 51 53 11 15 17 20 22 24 29 31 33 35 37 39 44 45 50 52 54 Số thứ tự giao ... P1 P2 P3 P4 Outsid Insid Outsid Insid Outsid Insid Outsid Insid e e e e e e e e 75 76 12 13 33 34 54 55 77 78 14 15 35 36 56 57 79 80 16 17 37 38 58 59 81 82 18 19 39 40 60 61 83 84 20 21 41 ... BOARD Chỉ cấu hình cho C1 &C2 C1 &C2 C1 &C2 C1 &C2 EPM 712 8S Chỉ cấu hình cho C2 & C2 & C3 C1 &C2 C1 &C2 FLEX10K C3 Cấu hình cho C2 & C1 &C2 C2 & C3 C1 &C2 EPM 712 8S C3 FLEX10K (1) Kết nối nhiều board...
  • 11
  • 241
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 9 docx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 9 docx

Ngày tải lên : 05/07/2014, 16:20
... 12 9 13 2 13 4 13 7 13 9 Số thứ tự giao tiếp 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 Tín hiệu/ chân GND GND GND DI1/90 DI3/ 210 DEV_CLR/209 DEV_CLK/ 211 11 0 11 3 11 5 11 7 11 9 12 6 12 8 13 1 13 3 13 6 13 8 ... Bảng 11 : Kết nối FLEX10K tín hiệu FLEX_EXPAN_B Số thứ tự giao tiếp 11 13 15 17 19 21 23 25 27 29 31 33 35 37 Tín hiệu/ chân RAW VCC VCC NC DI2/92 DI4/ 212 DEV_OE/ 213 10 9 11 1 11 4 11 6 11 8 12 0 12 7 12 9 ... 13 6 13 8 14 1 39 41 43 45 47 49 51 53 55 57 59 14 2 14 4 14 7 14 9 15 2 15 4 15 7 15 9 16 2 VCC VCC 40 42 44 46 48 50 52 54 56 58 60 14 3 14 6 14 8 15 1 15 3 15 6 15 8 16 1 16 3 GND GND Bảng 12 : Kết nối FLEX10K tín...
  • 9
  • 343
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 10 ppt

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 10 ppt

Ngày tải lên : 05/07/2014, 16:20
... MAX+PLUS II Cấu hình cho EPM 712 8S FLEX10K70 Để đònh cấu hình cho EPM 712 8S FLEX10K70, ta thực bước sau: a Thiết lập Jumper Để đònh cấu hình lập trình cho FLEX10K70 EPM 712 8S JTAG chain gồm nhiều linh ... nhiều chip EPM 712 8S FLEX10K nhiều mạch UP kết nối JTAG chain gồm nhiều linh kiện, ta thiết lập jumper TDI, TDO, DEVICE BOARD cho tất mạch ngoại trừ mạch cuối chain hình 10 Hình 10 : Thiết lập jumper ... Program Programmer MAX+PLUS II Cấu hình cho EPF10K70: Để cấu hình cho chip EPF10K70, ta thực bước sau: a Thiết lập jumper Để đònh cấu hình cho EPF10K70 JTAG chain, ta thiết lập jumper TDI, TDO,...
  • 9
  • 234
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 11 ppt

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 11 ppt

Ngày tải lên : 05/07/2014, 16:20
... gian yêu cầu cập nhật pixel cập nhật cho toàn hình Các hàm bên tính toán thời gian yêu cầu cho monitor thực tất lệnh Monitor ghi vào hình cách gửi tín hiệu màu đỏ, xanh cây, xanh dương, tín ... 8000 FLEX 10 K MAX+PLUS®II cho phép lập trình cho thiết bò khác như: FLASHlogic APEX MAX+PLUS®II cung cấp nhiều phương pháp thiết kế phong phú Có phương pháp thiết kế dành cho thiết kế phân cấp ( ... hỗ trợ biên dòch, mô phỏng, phân tích đònh thời tổng hợp mạch cho số thiết bò lập trình EPM 712 8C84, EPF10K20C240-4 I Khái quát phần mềm MAX+PLUS®II Phần mềm phát triển Max+Plus®II (Multiple Array...
  • 7
  • 322
  • 0
Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 12 docx

Thiết kế hệ thống xử lý ảnh video trên FPGA (CycloneII), chương 12 docx

Ngày tải lên : 05/07/2014, 16:20
... MAX+PLUS®II MANAGER cung cấp lệnh thông dụng cho tất ứng dụng MAX+PLUS®II Khi mở hay tạo file mới, cửa sổ thích hợp mở cách tự động với chức điều khiển tương ứng với file Các tác vụ MAX+PLUS®II ... hai dạng thiết kế từ đơn giản đến phức tạp cách dễ dàng Một file Graphic Editor kết hợp chặt chẽ với thiết kế logic cách đưa symbol vào thiết kế phân cấp Có thể chọn symbol từ thư viện, chứa 300 ... cho project Sự giả lập chức năng, đònh thời liên kết thực thi thời điểm 0.1ns Có thể tăng tốc trình giả lập đònh thời cách cho phép chương trình Compiler thay phần tổ hợp logic file timing SNF...
  • 13
  • 443
  • 0