Đang tải... (xem toàn văn)
Xây dựng bộ điều khiển và nhận dạng tiếng nói bằng sử lý tín hiệu số DSP 56002
GVHD:Thầy Lê Tuấn Anh Codec 4215 CODEC GIAO TIẾP ÂM THANHĐA NĂNG CS4215Chương này trình bày về bộ giao tiếp âm thanh đa năng CS4215, mô tả chức năng các chân, và các chế độ hoạt động của CS4215.I . GIỚI THIỆU : CS4215 là bộ mã hóa và giải mã đơn chip, Stereo thuộc họ CMOS hỗ trợ âm thanh chất lượng CD, Radio, Điện thoại và nhiều phương tiện khác. Các bộ chuyển đổi tương tự -số và số-tương tự được lấy mẫu nhiều lần (64 * Ô hoặc 64 * δ) kết hợp với bộ lọc để chọn tần số lấy mẫu. Nguồn năng lượng cung cấp là +5V làm cho CS4215 lí tưởng cho việc sử dụng các trạm làm việc hoặc các máy tính cá nhân. CS4215 có các đặc trưng sau:• Tần số lấy mẫu từ 4 Khz đến 50 Khz.• Mã hóa dữ liệu âm thanh 16-bit tuyến tính, 8-bit tuyến tính, µ-law hay A-law.• Có thể lập trình độ lợi cho các đầu vào tương tự.• Các bộ dao động đơn chip.• Nguồn cung cấp năng lượng +5V. • Các đầu vào tương tự Microphone và lưới.• Các đầu ra headphone và lưới.SVTH:Huỳnh Quốc Trâm 5-67 GVHD:Thầy Lê Tuấn Anh Codec 4215• Các bộ lọc loại tạp âm và bộ lọc nắn thẳng. Sự điều khiển đối với chức năng có sẵn trên CS4215 được thực hiện thông qua giao tiếp nối tiếp. Bộ đồng bộ giao tiếp nối tiếp (SSI) của bộ xử lí DSP56002 được sử dụng để thích nghi với sự truyền dữ liệu nối tiếp từ hai bộ chuyển đổi A/D đến DSP56002 và từ DSP56002 đến hai bộ chuyển đổi D/A. Port C của DSP56002 cung cấp hai tín hiệu điều khiển đến CS4215 là tác động reset mức thấp (RESET~) và tín hiệu lựa chọn dữ liệu hay điều khiển (DC~).HỆ THỐNG DSPSỰ KẾT NỐI GIỮA PORT C CỦA DSP VÀ CS4215SVTH:Huỳnh Quốc Trâm 5-68Kênh trái tín hiệu vào A/DKênh phải tín hiệu vào A/DBộ xử lý DSP56002D/AKênh trái tín hiệu raD/AKênh phải tín hiệu ra SRD/PC7SC1/PC4STD/PC8SC2/PC5SCK/PC6SCLK/PC2SDOUTRESET~SDINFSYNCTSINSCLKD/C~CS4215DSP56002PORT C GVHD:Thầy Lê Tuấn Anh Codec 4215 40 6 7 8 9 10 11 12 14 13 16 15 17 4 2 44 42 XTL2IN XTL2OUT PDN NC LINR DGND2 MINL VD2 RESET XTL1OUT MINR HEADR PIO0 NC 29 37 D/C 30 HEADL 32 HEADC NC LOUTR 31 34 LOUTL 39 38 33 35 NC PIO1 36 24 28 18 26 22 20 1 AGND1 NC VREF CMOUT LINL AGND2 NC MOUT2 VA1 VA2 MOUT1 FSYNC SCLK TSOUT SDOUT TSIN CLKOUT XTL1IN VD1 CLKIN SDIN DGND1 CS4215 SƠ ĐỒ CHÂN CỦA CS4215II . MÔ TẢ CHỨC NĂNG CÁC CHÂN: CS4215 có hai kênh biến đổi tương tự – số (ADC) 16 bit và hai kênh biến đổi số – tương tự (DAC) 16 bit. Cả ADC và DAC là các bộ biến đổi delta-sigma. Độ suy hao các đầu ra của bộ ADC có thể điều chỉnh được. Các đặc trưng đặc biệt gồm một đầu vào Microphone rời với độ lợi lập trình được 20 dB, một bộ mã hóa/giải mã 8 bit, µ-law, A-law tùy ý, các chân cho hai tinh thể để đặt các tốc độ lấy mẫu thay đổi cho việc điểu khiển headphone trực tiếp và điều khiển loa mono.1./ Các chân cung cấp năng lượng:•VA1 (23), VA2 ( 24):Ngõ vào điện áp tương tự +5V.•AGND1(22), AGND2(25): Chân nối đất.•VD1(3), VD2(8): Cung cấp năng lượng số +5V.•DGND1(2), DGND2(9): Chân nối đất. 2./ Ngõ nhập tín hiệu tương tự:•LINR (18), LINL(16): Kênh nhập phải và trái. •MINL(17), MINR(15): Microphone vào trái và phải.SVTH:Huỳnh Quốc Trâm 5-69 GVHD:Thầy Lê Tuấn Anh Codec 42153./ Ngõ xuất tín hiệu tương tự:•LOUTR(33), LOUTL(32): Kênh xuất phải và trái, hai ngõ này có thể độc lập.•HEADR(29), HEADL(31) : Ngõ xuất Headphone .•CMOUT(19): Chế độ ra chung, tín hiệu này được dùng cho mức độ dòch ngõ nhập tương tự.•MOUT1(27), MOUT2(28): Những ngõ ra Loa ở chế độ mono có mức điện áp 2.1V.•VREF (21): Ngõ ra điện áp chuẩn.4./ Liên hệ tín hiệu dưới dạng số:•SDIN(1): Vào dữ liệu nối tiếp, dữ liệu âm thanh cho những bộ DAC và thông tin điều khiển cho tất cả những chức năng cần thiết của CS4215.•SDOUT(44): Xuất dữ liệu nối tiếp, dữ liệu âm thanh cho những bộ ADC và thông tin trạng thái cho tất cả những chức năng được tạo bởi CS4215.•SCLK(43): Xung port nối tiếp, SCLK lên cao làm cho dữ liệu trên SDOUT được cập nhật, SCLK xuống thấp dữ liệu trên SDOUT được cập nhật, SCLK xuống thấp dữ liệu trên SDIN vào CS4215.•FSYN (42): Tín hiệu đồng bộ khung •TSIN (40): Ngõ vào time slot •TSOUT (41): Cung cấp khoảng thời gian xuất •D/C~ (35): Lựa chọn mode điều khiển hay mode dữ liệu •PDN(13): Giảm năng lượng đầu vào •RESET(12): Reset vào tích cực mức thấp 5./ Xung kích và dao động :•XTL1IN(6), XTL1OUT(7), XTL2IN(10), XTL2OUT(11) •CLKIN (4): Xung Clock ngoài vào chân này •CLKOUT (5): Xung clock xuất ra từ codec•CLKIN và CLKOUT có tần số trong bằng 256 * Fs Tất cả các chân không sử dụng để tự do.III . ĐẶC TÍNH TƯƠNG TỰ:•TA = 25oC - VA1, VA2, VD1, VD2 = +5V •Các cấp độ ngõ nhập: logic 0 = 0V, logic 1 = VD1, VD2•Tỉ lệ hoàn toàn với ngõ vào sóng Sin, không suy hoa ở tần số 1Khz•Tốc độ chuyển đổi 48Khz•Không khuếch đại, không suy hao, SCLK = 3.072Mhz•Độ rộng băng thông từ 10hz đến 50Khz•ƠÛ chế độ tớSVTH:Huỳnh Quốc Trâm 5-70 GVHD:Thầy Lê Tuấn Anh Codec 4215•Đặc tính ngõ vào tương tự :độ lợi tối thiểu 0dB,trường hợp khác không ảnh hưởng .Thông số Ký hiệuMin TrungbìnhMax Đơn vòĐộ phân giải của ADC 16 - - BitsĐộ sai lệch phi tuyếân của ADC - -±0.9 LSBTầm hoạt động : Ngõ nhập Line Ngõ nhập MicIDR 80728478--dBdBHệ số méo dạng sóng hài toàn phần : Ngõ nhập Line Ngõ nhập MicTHD ----0.0120.032%%Kết nối cách ly :Ngõ nhập Line to Line Ngõ nhập Line to Mic--8060--dBdBSai lệch độ lợi kết nối:Ngõ nhập Line Ngõ nhập Mic----0.50.5dBdBĐáp ứng tần số (0 đến 0.45 Fs) -0.5 - +0.2 dBĐộ lợi ngõ vào lập trình được: Ngõ nhập Line Ngõ nhập Mic-0.219.8--23.544dBdBBậc độ lợi - 1.5 - dBSai số tuyệt đối - - 0.75 dBSai lệch offset : Line Inputs (AC couple)Với HFP=0: Line Inputs (AC couple)(không khuếch đại) Mic Inputs---±150±10±400±400±150 LSBSai lệch offset : Line Inputs (AC couple)Với HFP=1: Line Inputs (AC couple)(không khuếch đại) Mic Inputs---000±5±5±5LSBTỉ lệ toàn phần điện áp ngõ vào: (MLB = 0) Ngõ nhập Mic (MLB = 1) Ngõ nhập Mic Ngõ nhập Line0.252.502.50 0.282.802.800.313.103.10VppVppVppSự trôi độ lợi - 100 -ppm/oCTrở kháng nhập 20 - - kΩTụ nhập - - 15 PFĐiện áp ngõ ra CMOUT(dòng ra cực đại = 400µA)1.9 2.1 2.3 V•Đặc tính ngõ ra tương tự :độ lợi tối thiểu 0dB,trường hợp khác không ảnh hưởng .Thông số Ký hiệuMin TrungbìnhMax Đơn vòĐộ phân giải của ADC 16 - - BitsSVTH:Huỳnh Quốc Trâm 5-71 GVHD:Thầy Lê Tuấn Anh Codec 4215Độ sai lệch phi tuyếân của ADC - -±0.9 LSBTầm hoạt động tổng TDR - 95 - dBTầm hoạt động tức thời (OLB = 1) IDR 80 85 - dBHệ số méo dạng sóng hài toàn phần (OLB=1) : Ngõ xuất Line Ngõ xuất Headphone Ngõ xuất Speaker THD ------0.0250.2000.320%%%Kết nối cách ly :Ngõ xuất Line Ngõ xuất Headphone--8040--dBdBSai lệch độ lợi kết nối:Ngõ xuất Line Ngõ xuất Headphone----0.50.5dBdBĐáp ứng tần số (0 đến 0.45 Fs) -0.5 - +0.2 dBĐộ suy hao lập trình được (tất cả ngõ xuất) :0.2 - -94.7 dBBậc suy giảm - 1.5 - dBSai số tuyệt đối độ suy hao - - 0.75 dBĐiện áp Offset - 10 - MVTỉ lệ toàn phần điện áp ngõ ra với OLB = 0 : Ngõ xuất Line Ngõ xuất Headphone Ngõ xuất vi sai Speaker 2.553.607.30 2.84.08.03.804.408.80VppVppVppTỉ lệ toàn phần điện áp ngõ ra với OLB = 1 : Ngõ xuất Line Ngõ xuất Headphone Ngõ xuất vi sai Speaker 1.81.83.62.02.04.02.22.24.4VppVppVppTổng trở tải ngoài:Ngõ xuất Line Ngõ xuất headphone Ngõ xuất Speaker104832------ΩΩΩSự trôi độ lợi - 100 -ppm/oCĐộ lợi pha tuyến tính - - 1 DegreeNăng lượng băng thông xuất (22÷100kHz) Ngõ ra Line- 60 - dB•Công suất cung cấpThông số Ký hiệuMin TrungbìnhMax Đơn vòCông suất dòng cung cấp : Chế độ xử lý Cắt nguồn--1100.51402mAmANăng lượng cung cấp ở 1kHz - 40 - dBCÁC ĐẶ C TÍNH CỦA BỘ LỌC THẬP PHÂN A/DThông số Ký hiệuMin TrungbìnhMax Đơn vòBăng thông(Fs là tần số biến đổi) 0 - 0.45Fs HzSVTH:Huỳnh Quốc Trâm 5-72 GVHD:Thầy Lê Tuấn Anh Codec 4215Đáp ứng tần số -0.5 - +0.2 dBĐộ gợn băng thông - -±0.1 dBDải thông quá độ 0.45Fs - 0.55Fs HzChắn dải≥0.55Fs - - HzĐỉnh chắn dải 74 - - dBNhóm trễ 16Fs - sNhóm trễ biến thiên theo thời gian và tần số- 0µsCÁC ĐẶC TÍNH CỦA BỘ LỌC NỘI SUY D/AThông số Ký hiệuMin TrungbìnhMax Đơn vòBăng thông(Fs là tần số biến đổi) 0 - 0.45Fs HzĐáp ứng tần số -0.5 - +0.2 dBĐộ gợn băng thông - -±0.1 dBDải thông quá độ 0.45Fs - 0.55Fs HzChắn dải≥0.55Fs - - HzĐỉnh chắn dải 74 - - dBNhóm trễ 16Fs - sNhóm trễ biến thiên theo thời gian và tần số- 0.1FsµsCÁC ĐẶC TÍNH SỐ(TA=25OC,VA1,VA2,VD1,VD2 = 5VThông số Ký hiệuMin Max Đơn vòĐiện áp ngõ vào mức cao VIH(VD1,VD2)-1.0 (VD1,VD2)+0.3 VĐiện áp ngõ vào mức thấpVIL-0.3 1.0 VĐiện áp ngõ vào mức cao tại I0=2.0mAVOH(VD1,VD2)-0.2 - VĐiện áp ngõ vào mức thấp tại I0=2.0mAVOL- 0.1 VDòng rỉ vào (ngõ nhập số ) - 10AµDòng rỉ ra (ngõ xuất số HiZ) - 10AµIV . CÁC ĐẶC TÍNH CHUYỂN ĐỔI :TA= 25oC,VA1 =VA2 = VD1 = VD2 = 5VCác ngõ xuất được nối tải 30pF .Mức ngõ nhập : logic 0 = 0V, logic 1 = VD1,VD2Thông số Ký hiệu Min Trungbình Max Đơn vòSVTH:Huỳnh Quốc Trâm 5-73 GVHD:Thầy Lê Tuấn Anh Codec 4215Chu kỳ SCLK Mode chủ , XCLK = 1 Mode tớ , XCLK = 0tsckwtsckw-801/(Fs*bpt)---snsSCLK cao Mode tớ , XCLK = 0tsckh25 - - nsSCLK thấp Mode tớ , XCLK = 0tsckl25 - - nsThời gian Setup ngõ nhậptsl15 - - nsThời gian giữ ngõ nhậpthl10 - - nsThời gian quá độ ngõ nhập 10÷90%mẫu- - 10 nsTrễ ngõ rat1pd- - 28 nsSCLK đến TSOUTt2pd- - 30 nsNgõ ra ở trạng thái HiZ Time Slot 8 , Bit 0thz- - 12 nsNgõ ra không ở HiZ Time Slot 1 ,Bit 7tnz15 - - nsTần số xung Clock vào Crystals CLKIN-1.204--2713.5MhzMhzNgõ nhập xung clock(CLKIN) thấp 30 - - nsNgõ nhập xung clock(CLKIN) cao 30 - - nsTốc độ lấy mẫu Fs 4 - 50 KHzRESET mức thấp 500 - - ns V . CHẾ ĐỘ ĐIỀU KHIỂN : Chế độ điều khiển được dùng để khởi động CS4215 trong xử lí tuần tự ở chế độ dữ liệu bằng cách cập nhật các thanh ghi điều khiển nội. Chế độ điều khiển được xác đònh bởi tín hiệu D/C~ mức thấp.Thông tin trên các chân SDIN và SDOUT của CS4215 là thông tin nhận được khi D/C~ ở mức thấp. Tốc độ đồng bộ cấu trúc bằng tần số chuyển đổi được đặt bởi các bit DFR0 – DFR2 của thanh ghi đònh dạng dữ liệu. Một cấu trúc có 64 bit, 128 bit hay 256 bit tùy thuộc vào các bit BSEL của thanh ghi điều khiển Port nối tiếp. Tất cả các time slot của CS4215 đều có 8 bit. CS4215 nhận biết bốn dạng dữ liệu âm thanh:16 bit bù hai tuyến tính, 8 bit không có dấu tuyến tính, 8 bit A-law, 8 bit µ-law. Dữ liệu nhận trên SDIN được lưu trữ trong các thanh ghi điều khiển. Dữ liệu trong thanh ghi được truyền trên chân ( ngõ ra ) SDOUT.BẢNG CÁC THANH GHI ĐIỀU KHIỂNTime Slot Sự mô tả123Mô tả trạng tháiĐònh hình dữ liệiều khiển port nối tiếpSVTH:Huỳnh Quốc Trâm 5-74 GVHD:Thầy Lê Tuấn Anh Codec 421545678Kiểm traPort song songDự trữMô tả thế hệDự trữ1. Control time slot 1:Thanh ghi trạng thái: D7 D6 D5 D4 D3 D2 D1 D00 0 1 MLB OLB CLB RS RV SVTH:Huỳnh Quốc Trâm 5-75Bit TênGiá tròChức năngRSRVBit dự trữPhải ghi là 0CLBBit điều khiển chốt1 RBảo đảm chính xác chuyển đổi giữa chế độ điều khiển và dữ liệu OLB Bit tạo mức ra0 R1Tỉ lệ hoàn toàn kênh ra là 2,8Vpp(1Vms)Headphone là 4,0Vpp và Speaker là 8Vpp.Tỉ lệ Line và Headphone là 2,0Vpp, Speaker là 4VppMLBMức Microphone0 R1Cho phép độ lợi cố đònh 20 dB, tỉ lệ hoàn toàn Microphone vào là 0,288VppKhông cho phép độ lợi cố đònh 20 dB ,tỉ lệ hoàn toàn đầu vào là 2,88Vpp GVHD:Thầy Lê Tuấn Anh Codec 4215 2. Control time slot 2:Thanh ghi đònh hình dữ liệu D7 D6 D5 D4 D3 D2 D1 D0HPF RSRV DFR2 DFR1 DFR0 ST DF1 DF0 RESET ( R) 0x000001Bit Tên Giá trò Chức năngDF 1-0Sự lựa chọn đònh hình dữ liệu 00 0 01 1 R10 211 316 bit8 bit M-Law8 bit A-Law8 bit không dấuST Bit Stereo 0 R 1Mode MonoMode StereoDFR 2-0Sự lựa chọn tần số chuyển đổi dữ liệuXTALI(KHZ) XTALI2(KHZ)CLIN(+)24.276MHZ 16.9344MHZ3072 8 5.51251536 16 11.025896 27.42857 18.9768 32 22.05448 NA 38.7384 NA 44.1512 48 33.0751560 9.6 6.615RSRV Bit dự trữ Phải ghi là 0HPF Lọc thông cao0 R1Không cho phépCho phép bộ lọc thông cao được dùng trước bộ ADC,DC offset=03. Control time slot 3 : Thanh ghi điều khiển port nối tiếp SVTH:Huỳnh Quốc Trâm 5-76 [...]... di chuyển dữ liệu số giữa CS42 15 và thiết bò liên quan Tốc độ đồng bộ bằng khung với giá trò tần số chuyển đổi được thiết lập bởi DFR0 – DFR2, mỗi khung đồng bộ có thể hoặc 64 bit, 128 bit, hoặc 256 bit phụ thuộc vào các bit BSET trong thanh ghi điều khiển nối tiếp Điều chỉnh độ lớn, độ suy giảm lựa chọn các ngõ vào /ra Tất cả các time slot chứa 8 bit MSB được truyền nhận đầu tiên, thanh ghi dữ liệu... ngõ ra Headphone 0 1 R D0 LO0 Chức năng Bậc suy giảm 1.5dB,LO 5 là MSB,0=không suy giảm,111111=-94.5dB Cấm những ngõ ra tương tự Mở những kênh ra tương tự Ngắt ngõ ra Headphone Mở ngõ ra Headphone e.Data timeslot 6: SVTH:Huỳnh Quốc Trâm 5- 80 GVHD:Thầy Lê Tuấn Anh Codec 42 15 Thiết lập đầu ra D7 D6 D5 D4 ADI SE RO5 RO4 Reset ( R ) 10111111 Bit RO 5- 0 SE Tên Thiết lập độ suy giảm ngõ ra kênh phải Cho... là 1.5dB,RO5là MSB 0=không suygiảm, 111111=94.5dB Cấm loa Mở loa Data A/D có hiệu lực Data A/D không có hiệu lực f.Data time slot 7: Thiết lập đầu vào D7 D6 D5 PIO 1 PIO 0 OVR Reset ( R ) 11000000 D4 IS D3 LG3 D2 LG2 Bit LG 3-0 Tên Thiết lập độ lợi vào kênh trái Giá trò 0000 R IS Lựa chọn ngõ vào R OVR Vượt giới hạn qui đònh 0 1 0 PIO 1-0 Parallel I/O 11 R R D1 LG1 D0 LG0 Chức năng Bậc độ lợi 1.5dB.LG3... để chọn ngõ nhập Microphone level thay cho Line level Các độ lợi của các ngõ nhập kênh trái và phải có thể được thiết lập bằng cách ghi vào 4 bit thấp của Timeslot 7 và 8 (0=không khuếch đại,1=khuếch đại 22.5dB) SVTH:Huỳnh Quốc Trâm 5- 79 GVHD:Thầy Lê Tuấn Anh Codec 42 15 °Các thanh ghi dữ liệu: a.Data timeslot 1 và 2: Chứa dữ liệu âm thanh kênh trái Trong kiểu mono, chỉ có dữ liệu trong DTS1, 2 được sử... b.Data timeslot 3 và 4: Chứa dữ liệu âm thanh kênh phải Trong kiểu mono đầu ra của ADC phải là zero và DAC phải sử dụng số liệu kênh trái,trong kiểu 8 bit chỉ có TS3 được sử dụng Tuy nhiên cả hai chân trái và phải được lái khi ra bộ DAC c.Data timeslot 8: Thiết lập đầu vào D7 D6 D5 MA3 MA2 MA1 D4 D3 MA0 RG3 D2 D1 RG2 RG1 D0 RG0 Reset (R) 11110000 Bit RG 3-0 Tên Thiết lập độ lợi đầu Vào kênh phải Giá... ngoài,kiểu Slave Phát CSLK và FSYNC kiểu Master 64 bit trên một trạng thái 128 bit trên một trạng thái 256 bit trên một trạng thái Dự trữ CSLK là xung Clock chủ, 256 bit trên một trạng thái BSEL=2,XCLK=0 XTAL, 24 .57 6 Mhz, là nguồn xung clock XTAL2,16.9344MHz,là nguồn xung clock CLKIN là nguồn Clock và bằng 256 xFs CLKIN là nguồn Clock, DFR2-0 lựa chọn tần số lấy mẫu SCLK và FSYNC ở trạng thái thứ 3.Đếm... giá trò dữ liệu A/D Việc suy giảm các ngõ xuất kênh trái và phải còn có thể được thiết lập bằng cách ghi 6 bit trọng số thấp nhất của Timeslot dữ liệu 5 và 6(=0 không suy hao,111111=-94.5dB) 2 Thiết lập ngõ nhập: Các bit điều khiển đường dẫn suy hao (MA) – MA3, MA2, MA1, MA0 được thiết lập cho việc lựa chọn chế độ tắt(1111=tắt,0=không suy hao ,và suy hao 6dB trên bước) Bit lựa chọn ngõ nhập (IS) được... Tên Thiết lập độ lợi đầu Vào kênh phải Giá trò 0000 R Chức năng Bậc độ lợi1.5dB.RG3 là MSB,0=không lợi,1111=22.5dB Bậc suy giảm 6dB,MA3 là MSB,0=không suy giảm,1111=mức Tối thiểu MA 3-0 Sự suy giảm đường Vận hành 1111 R D2 LO2 D1 LO1 d.Data timeslot 5: Thiết lập đầu ra D7 D6 D5 D4 HE LE LO5 LO4 Reset ( R ) 00111111 D3 LO3 Bit LO 5- 0 Tên Thiết lập độ suy giảm đầu ra kênh trái Giá trò 111111 R LE Cho phép... lợi,1111=22.5dB LINL,LINR,MINL, MINR Khi đọc là 1,bit này chỉ ra rằng đầu vào vượt giới hạn xảy ra.Được thiết lập nếu khi xóabằng cách ghi không vào thanh ghi.Bit sẽ đạt mức 0 đến khi vượt giới hạn cho phép Bit xuất nhập song song 3 MODE năng lượng thấp: Việc đặt PDN ở mức cao làm cho CS42 15 ở trạng thái năng lượng thấp trong MODE này hai chân HEADC và CMOUT sẽ không cung cấp dòng SVTH:Huỳnh Quốc Trâm 5- 81... Codec 42 15 Năng lượng giảm, làm chuyển đổi tất cả các thanh ghi điều khiển ở trạng thái Reset, TSOUT sẽ trở thành chân TSIN sau 10ns Sau khi trở lại hoạt động bình thường từ năng lượng thấp, đònh thời chu kì offset phải được thực thi.Mỗi việc Reset từ mức thấp sang mức cao hoặc việc cập nhật những thanh ghi điều khiển sẽ làm cho đònh thời chu kì offset Trong trường hợp này phải thực hiện việc trễ 50 ms . loại tạp âm và bộ lọc nắn thẳng. Sự điều khiển đối với chức năng có sẵn trên CS42 15 được thực hiện thông qua giao tiếp nối tiếp. Bộ đồng bộ giao tiếp. (SSI) của bộ xử lí DSP56002 được sử dụng để thích nghi với sự truyền dữ liệu nối tiếp từ hai bộ chuyển đổi A/D đến DSP56002 và từ DSP56002 đến hai bộ chuyển
