Đang tải... (xem toàn văn)
LPC2214 là vi điều khiển 32bit hỗ trợ thời gian thực và trace nhúng xây dựng trên cấu trúc của ARM7TDMI-S. LPC2214 có 256kB bộ nhớ Flash tốc độ cao, vùng nhớ nội mở rộng tới 128 bit địa chỉ, cấu hình c
Dương Huỳnh Bảo_DD04KSTN BÁO CÁO ĐỒ ÁN MÔN HỌC ĐỀ TÀI TÌM HIỂU VI ĐIỀU KHIỂN ARM7 LPC2214 a&b PHẦN 1: GIỚI THIỆU CHUNG A Giới thiệu chung: Khái quát: (general description trang 15 usermanual) LPC2214 vi điều khiển 32bit hỗ trợ thời gian thực trace nhúng xây dựng cấu trúc ARM7TDMI-S LPC2214 có 256kB nhớ Flash tốc độ cao, vùng nhớ nội mở rộng tới 128 bit địa chỉ, cấu hình cho phép thực thi lệnh 32bit chu kì xung nhịp Để tiện cho ứng dụng nhỏ, LPC2214 hỗ trợ tập lệnh 16bit thu gọn (Thumb) Với chế độ thu gọn này, kích thước tập lệnh 70% so với tập lệnh 32bit làm chức Đóng gói 144 chân, sử dụng lượng ít, timer 32bit, kênh ADC, nguồn ngắt ngoài, LPC2214 thích hợp cho ứng dụng cơng nghiệp, hóa học, nghiên cứu điều khiển, thương mại Hỗ trợ cấu trúc JTAP, ISP, ICP cho phép mở rộng ứng dụng nhúng Các tính bản:( features trang 15 usermanual) Vi điều khiển ARM7TDMI-S 32bit, có hỗ trợ tập lệnh 16bit, đóng gói 144chân (pin) 16kB SRAM chip 256kB nhớ Flash lập trình (chu kì ghi/xóa 10.000 lần) Bus mở rộng 8/16/32 bit ISP/IAP, thời gian ghi/xóa dịng 1ms, thời gian để ghi/xóa flash 0.4s Hỗ trợ chạy mô thời gian thực ứng dụng nhúng kênh ADC 10bit với thời gian chuyển đổi 2.44ms Timer 32bit , 6kênh PWM, đồng hồ thời gian thực Watchdog Giao diện nối tiếp gồm kênh UART , I2C tốc độ cao , kênh SPI Xung nhịp CPU tối đa 60MHz có sẵn nhờ vịng khóa pha chip lập trình được(PLL) Vector ngắt có địa truy cập mức ưu tiên Đến 144 chân xuất/nhập đa dụng mức 5V Có tới 12 ngắt độc lập nhau Dao động chip với tần số từ 1MHz đến 30MHz chế độ tiết kiệm nguồn: Idle Power Down Đưa vi điều khiển vào lại chế độ hoạt động bình thường từ Power Down nhờ ngắt ngồi Chức sử dụng tối ưu nguồn cách cho phép/không cho phép ngoại vi riêng lẻ Dương Huỳnh Bảo_DD04KSTN chế độ nguồn: o 1.65V-1.95V o 3.0V-3.6V Ứng dụng: +Điều khiển công nghiệp +Hệ thống y tế +Cổng thông tin, truyền thông đa phương tiện +Mục đích học thuật, nghiên cứu ứng dụng +Đa dụng Sơ qua cấu trúc LPC2214: LPC2214 nhân xử lý ARM7TDMI-S hỗ trợ giao tiếp bus AMBANgoại vi AHB cho phép kết nối tới 2GB data Mỗi vùng nhớ AHB có 16kB, AVB có cấu tạo tương tự Sự kết nối mảng địa LPC2214 khối chân kết nối điều khiển Khối lập trình phần mềm ARM7TDMI-S processor: o Kiến trúc tập lệnh RISC 32 bit, chu kì dịng chảy lệnh có tác vụ, hỗ trợ định dạng Thumb o Hỗ trợ tập lệnh cho 32bit 16bit Hệ thống nhớ Flash chip: Hỗ trợ 256kB flash chip, lập trình ISP, IAP, hỗ trợ giao tiếp JTAG, nâng cao tính linh hoạt cho chương trình người dùng Hệ thống nhớ SRAM chip: Hỗ trợ 16kB SRAM, truy xuất theo byte, word, double word SRAM sử dụng điều khiển phối hợp đệm phản hồi để ngăn CPU vào tình trạng đứng máy truy cập liệu ngược Bộ đệm phản hồi giữ giá trị cuối phần mềm vào SRAM Dữ liệu ghi vào SRAM phần mềm yêu cầu trình ghi nhận khác Nếu trình Reset xảy ra, ghi SRAM không phản ánh giá trị ghi vào SRAM trước Reset hệ thống Muốn truy cập liệu, phần mềm cần đưa mã nhận dạng Vì thế, trước vào chế độ Idle hay Power-down, giá trị ghi vào nhớ đệm để sau Reset, truy cập giá trị mong muốn Sơ đồ khối LPC2214: Dương Huỳnh Bảo_DD04KSTN Hình 1: Sơ đồ khối LPC2214 § Vùng bus ngoại vi AHB/VPB khơng định nghĩa § Bảng mô tả chức chân LPC2214 Ký Số thứ tự Loại Mô tả hiệu P0.0 42, 49, 50, 58,59, 61, Port 0: port gồm 32-bit I/O , điều đến 68, 69, 75, 76, 78, khiển riêng lẻ bit Hoạt động I/O 83-85, 92, 99, 100, chân port phụ thuộc vào chức P0.31 101, 121-123, 4-6, 8, chân chọn thông qua khối kết nối chân Dương Huỳnh Bảo_DD04KSTN 21, 23, 25, 32, 33 P0.0 42 P0.1 49 P0.2 50 P0.3 58 P0.4 59 O O I O I I/O I I/O O I I/O I P0.5 61 I/O O P0.6 68 I/O I I P0.7 69 O I O P0.8 75 O I P0.9 P1.10 76 78 O I O I (Pin Connect Block) Chân 26 31 port khơng có hiệu lực Note: Port sử dụng ngõ vào khối A/D (P0.27, P0.28, P0.29, P0.30) 5V Nếu không sử dụng chuyển đổi A/D chân sử dụng chân I/O 5V Xem thêm phần A/D TxD0: ngõ UART0 PWM1: ngõ thứ điều chế độ rộng xung RxD0: ngõ vào UART0 PWM3: ngõ thứ điều chế độ rộng xung EINT0: ngõ vào ngắt SCL: I2C clock I/O, ngõ để hở CAP0.0: Ngõ vào Capture Timer0, kênh SDA: I2C liệu I/O, ngõ để hở MAT0.0: ngõ Timer 0, kênh EINT1: Ngõ vào ngắt thứ SCK0: Serial Clock SPI0 SPI clock ngõ từ master hay ngõ vào slave CAP0.1: ngõ vào capture TIMER0, kênh MISO0:Ngõ vào master ngõ slave SPI0 Dữ liệu vào SPI master hay liệu ngõ từ SPI slave MAT0.1: ngõ TIMER0, kênh MOSI0:Ngõ master ngõ vào slave SPI0 Dữ liệu SPI master hay liệu ngõ vào từ SPI slave CAP0.2: Ngõ vào capture Timer 0, kênh SSEL0: chọn lựa slave cho SPI0 Chọn lựa cách giao tiếp với SPI slave PWM2: Ngõ thứ điều chế độ rộng xung EINT2: ngõ vào ngắt thứ TxD1: ngõ chuyển đổi UART1 PWM4: Ngõ thứ điều chế độ rộng xung RxD1: ngõ vào nhận liệu UART1 PWM6: Ngõ thứ điều chế độ rộng xung EINT3: ngõ vào ngắt RST1: yêu cầu gửi liệu cho UART1 CAP1.0: ngõ vào capture timer1 kênh Dương Huỳnh Bảo_DD04KSTN P0.11 83 P0.12 84 P0.13 85 P0.14 92 P0.15 99 P0.16 100 I I I O O O I I I I I O I I P0.17 101 I/O O I P0.18 121 I/O O O P0.19 122 I/O O O P0.20 123 I I O P0.21 I P0.22 P0.23 P0.24 I O I/O I/O CTS1: xóa để gửi tín hiệu vào cho UART1 CAP1.1: ngõ vào capture timer1 kênh DST1: sẵn sàng nhận liệu vào cho UART1 MAT1.0: ngõ Timer kênh DTR1: sẵn sàng tải liệu cho UART1 MAT1.1: ngõ Timer kênh DCD1: ngõ vào nhận liệu UART1 EINT1: ngõ vào ngắt RI1: ngõ vào thị UART1 EINT2: Ngõ vào ngắt EINT0: Ngõ vào ngắt MAT0.2: ngõ Timer kênh CAP0.2: ngõ capture Timer kênh CAP1.2: ngõ capture Timer kênh SCK1: Serial Clock SPI1 SPI clock ngõ từ master hay ngõ vào slave MAT1.2: ngõ Timer kênh CAP1.3: ngõ capture Timer kênh MISO1:Ngõ vào master ngõ slave SPI1 Dữ liệu vào SPI master hay liệu ngõ từ SPI slave MAT1.3: ngõ Timer kênh MAT1.2: ngõ Timer kênh MOSI1:Ngõ master ngõ vào slave SPI1 Dữ liệu SPI master hay liệu ngõ vào từ SPI slave CAP1.2: ngõ capture Timer kênh MAT1.3: ngõ Timer kênh SSEL1: chọn lựa slave cho SPI1 Chọn lựa cách giao tiếp với SPI slave EINT3: ngõ vào ngắt PWM5: ngõ thứ điều chế độ rộng xung CAP1.3: ngõ capture Timer kênh CAP0.0: ngõ vào capture Timer kênh MAT0.0: ngõ Timer kênh Ngõ vào/ra Ngõ vào/ra Dương Huỳnh Bảo_DD04KSTN P0.25 21 23 P0.27 I/O I I O I P0.28 25 I O I P0.29 32 I O I P0.30 33 I I P1.0 đến I/O P1.31 91,90,34,24,15 ,7,102,95,86,82 ,70,60,52,144, 140,126,113,43 P1.0 91 O P1.1 90 O P1.16 34 O P1.17 24 O P1.18 15 O P1.19 O P1.20 102 O P1.21 95 O P1.22 86 O P1.23 82 O Ngõ vào/ra AIN0 : chuyển đổi A/D, ngõ vào Được nối nối tiếp với ngõ vào tương tự CAP0.1: ngõ vào capture Timer kênh MAT0.1: ngõ Timer kênh AIN1 : chuyển đổi A/D, ngõ vào Được nối nối tiếp với ngõ vào tương tự CAP0.2: ngõ vào capture Timer kênh MAT0.2: ngõ Timer kênh AIN2 : chuyển đổi A/D, ngõ vào Được nối nối tiếp với ngõ vào tương tự CAP0.3: ngõ vào capture Timer kênh MAT0.3: ngõ Timer kênh AIN3 : chuyển đổi A/D, ngõ vào Được nối nối tiếp với ngõ vào tương tự CAP0.0: ngõ vào capture Timer kênh EINT3 : ngõ vào ngắt Port 1: port gồm 32-bit I/O, điều khiển riêng lẻ bit Hoạt động chân port phụ thuộc vào chức chân chọn thông qua khối kết nối chân (Pin Connect Block) Chân đến 31 port khơng có hiệu lực CS0 : Chip Select tác động mức thấp OE: Output Enable tác động mức thấp TRACEPKT0 Trace packet, bit Port vào/ra chuẩn với điện trở kéo lên bên TRACEPKT1 Trace packet, bit Port vào/ra chuẩn với điện trở kéo lên bên TRACEPKT2 Trace packet, bit Port vào/ra chuẩn với điện trở kéo lên bên TRACEPKT0T Trace packet, bit Port vào/ra chuẩn với điện trở kéo lên bên TRACESYNC đồng Port vào/ra chuẩn với điện trở kéo lên bên PIPESTAT0 Pipeline Status, bit Port vào/ra chuẩn với điện trở kéo lên bên PIPESTAT1 Pipeline Status, bit Port vào/ra chuẩn với điện trở kéo lên bên PIPESTAT2 Pipeline Status, bit Port Dương Huỳnh Bảo_DD04KSTN P1.24 70 O P1.25 60 I P1.26 P1.27 P1.28 P1.29 P1.30 P1.31 52 144 140 126 113 43 I/O O I I I I P2.0 đến P2.31 98,105,106,108, 109,114-118,12 0,124,125,127, 129-134,136,13 7,1,10-13,16-20 P2.0 P2.1 P2.2 P2.3 P2.4 P2.5 P2.6 P2.7 P2.8 P2.9 P2.10 P2.11 P2.12 P2.13 P2.14 P2.15 P2.16 P2.17 P2.18 P2.19 P2.20 P2.21 P2.22 98 105 106 108 109 114 115 116 117 118 120 124 125 127 129 130 131 132 133 134 136 137 I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O vào/ra chuẩn với điện trở kéo lên bên TRACECLK Trace Clock Port vào/ra chuẩn với điện trở kéo lên bên EXTIN0 ngõ vào kích ngồi (External Trigger) Port vào/ra chuẩn với điện trở kéo lên bên RTCK ngõ trả Test Clock TDO Ngõ Test Data giao tiếp JTAG TDI Ngõ vào Test Data giao tiếp JTAG TCK Test Clock giao tiếp JTAG TMS Test Mode Select giao tiếp JTAG TRST\ Test Reset giao tiếp JTAG Port 2: port gồm 32-bit I/O , điều khiển riêng lẻ bit Hoạt động chân port phụ thuộc vào chức chân chọn thông qua khối kết nối chân (Pin Connect Block Note: Port sử dụng ngõ vào khối A/D (P2.30 P2.31) 5V Nếu không sử dụng chuyển đổi A/D chân sử dụng chân I/O 5V Xem thêm phần A/D D0: line liệu nhớ D1: line liệu nhớ D2: line liệu nhớ D3: line liệu nhớ D4: line liệu nhớ D5: line liệu nhớ D6: line liệu nhớ D7: line liệu nhớ D8: line liệu nhớ D9: line liệu nhớ D10: line 10 liệu nhớ D11: line 11 liệu nhớ D12: line 12 liệu nhớ D13: line 13 liệu nhớ D14: line 14 liệu nhớ D15: line 15 liệu nhớ D16: line 16 liệu nhớ D17: line 17 liệu nhớ D18: line 18 liệu nhớ D19: line 19 liệu nhớ D20: line 20 liệu nhớ D21: line 21 liệu nhớ D22: line 22 liệu nhớ Dương Huỳnh Bảo_DD04KSTN P2.23 P2.24 P2.25 P2.26 P2.27 P2.28 P2.29 P2.30 10 11 12 I/O I/O I/O 13 I/O 16 I/O 17 18 I/O I/O 19 I/O 20 I/O P2.31 P3.0 đến P3.31 P3.0 P3.1 P3.2 P3.3 P3.4 P3.5 P3.6 P3.7 P3.8 P3.9 P3.10 P3.11 P3.12 P3.13 P3.14 P3.15 P3.16 P3.17 P3.18 P3.19 89-87,81,80,7471,6662,56,55,53,4844,41,40,36,35,3027,97,96 89 88 87 81 80 74 73 72 71 66 65 64 63 62 56 55 53 48 47 46 I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O D23: line 23 liệu nhớ D24: line 24 liệu nhớ D25: line 25 liệu nhớ D26: line 26 liệu nhớ BOOT0 D27: line 27 liệu nhớ BOOT1 D28: line 28 liệu nhớ D29: line 29 liệu nhớ D30: line 30 liệu nhớ AIN4 : chuyển đổi A/D, ngõ vào Được nối nối tiếp với ngõ vào tương tự D31: line 31 liệu nhớ AIN5 : chuyển đổi A/D, ngõ vào Được nối nối tiếp với ngõ vào tương tự Port 2: port gồm 32-bit I/O , điều khiển riêng lẻ bit Hoạt động chân port phụ thuộc vào chức chân chọn thông qua khối kết nối chân (Pin Connect Block) Note: Port sử dụng ngõ vào khối A/D (P3.28 P3.29) 5V Nếu không sử dụng chuyển đổi A/D chân sử dụng chân I/O 5V Xem thêm phần A/D A0: line địa nhớ A1: line địa nhớ A2: line địa nhớ A3: line địa nhớ A4: line địa nhớ A5: line địa nhớ A6: line địa nhớ A7: line địa nhớ A8: line địa nhớ A9: line địa nhớ A10: line 10 địa nhớ A11: line 11 địa nhớ A12: line 12 địa nhớ A13: line 13 địa nhớ A14: line 14 địa nhớ A15: line 15 địa nhớ A16: line 16 địa nhớ A17: line 17 địa nhớ A18: line 18 địa nhớ A19: line 19 địa nhớ Dương Huỳnh Bảo_DD04KSTN I I O A20: line 20 địa nhớ A21: line 21 địa nhớ A22: line 22 địa nhớ A23: line 23 địa nhớ CS3: Chân Chip Select tác động mức thấp (Bank địa khoảng 8300 0000 – 83FF FFFF) CS2: Chân Chip Select tác động mức thấp (Bank địa khoảng 8200 0000 – 82FF FFFF) CS1: Chân Chip Select tác động mức thấp (Bank địa khoảng 8100 0000 – 81FF FFFF) WE: chân cho phép ghi tác động mức thấp BLS3: chân chọn Byte Lane tác động mức thấp (Bank3) AIN7: chuyển đổi A/D, ngõ vào Được nối nối tiếp với ngõ vào tương tự BLS2: chân chọn Byte Lane tác động mức thấp (Bank2) AIN6: chuyển đổi A/D, ngõ vào Được nối nối tiếp với ngõ vào tương tự BLS1: chân chọn Byte Lane tác động mức thấp (Bank1) BLS0: chân chọn Byte Lane tác động mức thấp (Bank0) NC: để trống RESET\: ngõ vào Reset XTAL1: ngõ vào dao động XTAL2: ngõ dao động I Vss: Ground 0V I Vssa: Analog Ground:0V dùng để giảm nhiễu Vssa_pll: PLL Analog Ground:0V dùng để giảm nhiễu V18: Nguồn cung cấp 1.8V.cho mạch bên V18A: Nguồn analog 1.8V dùng để giảm nhiễu P3.20 P3.21 P3.22 P3.23 45 44 41 40 I/O I/O I/O I/O P3.24 36 O P3.25 35 O P3.26 30 O P3.27 29 O O P3.28 28 I O P3.29 27 I P3.30 97 O P3.31 96 O 22 135 142 141 3,9,26,38,54,67, 79,93,103,107 ,111,128 139 § 138 I 37,110 I 143 I 2,31,39,51,57,77 94,104,112,119 I V3: nguồn cung cấp 3.3V cho I/O port 14 I V3A: nguồn analog 3.3V cho I/O port dùng để giảm nhiễu Dương Huỳnh Bảo_DD04KSTN B Khối điều khiển hệ thống: Khái quát: Khối điều khiển hệ thống có số chức ghi có quan hệ với số thiết bị ngoại vi: Tinh thể dao động Ngõ vào ngắt Điều khiển định vùng nhớ PLL (vịng khóa pha) Điều khiển nguồn Reset Phân chia bus ngoại vi VPB Đồng hồ wake up hệ thống Các chân chức năng: X1 X2 Hướng truyền Input Ra EINT0 Vào EINT1 Vào EINT2 Vào EINT3 Vào RESET Vào Tên Chức Ngõ vào nguồn dao động Ngõ tinh thể dao động từ khuyếch đại dao động -Ngõ vào ngắt Có thể dùng chức để wake hệ thống từ chế độ tiết kiệm nguồn -P0.1 P0.16 chọn để thực chức -Mức thấp chân sau Reset ngồi cấu hình cho phần cứng yêu cầu vào ISP Ngắt Các chân P0.3 P0.14 thực chức Ngắt Các chân P0.7 P0.15 thực chức Ngắt Các chân P0.9, P0.20 P0.30 thực chức Ngõ vào Reset ngoài, mức thấp chân đưa chip vào chế độ Reset: ngoại vi vào trạng thái mặc định, vi xử lý địa 0x0000 0000 Bảng 1: Khái quát chân chức Các ghi chức năng: Tên Chức Ngắt EXTINT Thanh ghi chứa cờ ngắt EXTWAKE Thanh ghi Wakeup ngắt EXTMODE Thanh ghi định chế độ ngắt EXTPOLAR Thanh ghi phân cực (mức/cạnh) ngắt Điều khiển phân vùng nhớ MEMMAP Điều khiển phân vùng ngắt ngồi Vịng khóa pha PLLCON Thanh ghi điều khiển PLL PLLCFG Cấu hình ghi PLL PLLSTAT Thanh ghi trạng thái PLL PLLFEED Thanh ghi cấp giá trị PLL Điều khiển nguồn PCON Thanh ghi điều khiển nguồn Không bao gồm bit dự trữ Hướng truy cập Giá trị Reset Địa Đọc/Ghi Đọc/Ghi Đọc/Ghi Đọc/Ghi 0 0 0xE01FC140 0xE01FC144 0xE01FC148 0xE01FC14C Đọc/Ghi 0xE01FC040 Đọc/Ghi Đọc/Ghi Chỉ đọc Chỉ ghi 0 NA 0xE01FC080 0xE01FC084 0xE01FC088 0xE01FC08C Đọc/Ghi 0xE01FC0C0 Dương Huỳnh Bảo_DD04KSTN Các bit PSEL PLLCFG[6:5] Giá trị P 00 01 10 11 Bảng 14: Giá tri hệ số chia PLL Các bit MSEL CFG[4:0] Giá trị M 00000 00001 00010 00011 11110 11111 31 32 Bảng 15: Các giá trị nhân PLL Ví dụ PLL: Hệ thống thiết kế có Fosc=10MHz cần CCLK=60MHz Lời giải: M=CCLK/Fosc=6àM-1=5àPLLCFG[4:0]=’00101’ P= Fcco / (CCLK×2), sử dụng điều kiện: Fcco=[156MHz:320MHz] àP=[1.36:2.37]àP=2àPLLCFG[6:5] = ‘01’ Điều khiển nguồn: LPC2214 có chế độ tiết kiệm nguồn: Idle Power Down: +Trong chế độ Idle, tất lệnh trì hỗn tới q trình Reset xảy ra, ngoại vi hoạt động chế độ Idle sinh ngắt để đưa hệ thống trở lại hoạt động bình thường +Trong chế độ Power Down, xung nhịp hệ thống khơng cịn hoạt động, chân ngoại vi trạng thái tĩnh Năng lượng tiêu thụ gần Có thể phục hồi hệ thống từ Power Down cách Reset ngắt Chức điều khiển nguồn cho ngoại vi cho phép chân ngoại vi riêng biệt hoạt động, không hoạt động, hệ thống tiết kiệm lượng 7.1 Diễn tả ghi: Địa Tên chức 0xE01FC0C0 PCON 0xE01FC0C4 PCONP Diễn tả chức Thanh ghi điều khiển nguồn Thanh ghi chứa bit điều khiển để vận hành chế độ Power down Idle Thanh ghi điều khiển nguồn cho ngoại vi Thanh ghi chứa bit điều khiển phép/không cho phép chức riêng biệt ngoại vi Truy cập Đọc/Ghi Đọc/Ghi Bảng 16: Các ghi điều khiển nguồn 7.2 Thanh ghi điều khiển nguồn (PCON-0xE01FC0C0): Thanh ghi chứa bit: IDL PD Chi tiết xem bảng đây: PCON Tên chức IDL PD 7:2 Dự trữ Diễn tả chức Chế độ Idle Khi IDL=’1’, số chân ngoại vi cịn hoạt động, nguồn ngắt ngồi Reset sử dụng để phục hồi lại trạng thái hoạt động Chế độ Power Down Khi PD=’1’ làm cho tất dao động chip dừng hẳn, điều khiển wakeup làm cho hệ thống khởi động lại, xóa PD phục hồi lệnh Dự trữ, không sử dụng Bảng 17: Thanh ghi điều khiển nguồn PCON 7.3 Thanh ghi điều khiển nguồn cho ngoại vi(PCONP-0xE01FC0C4): Giá trị Reset 0 NA Dương Huỳnh Bảo_DD04KSTN PCONP Tên chức 10 11 12 31:13 Dự trữ PCTIM0 PCTIM1 PCURT0 PCURT1 PCPWM0 Dự trữ PCI2C PCSPI0 PCRTC PCSPI1 PCEMC PCAD Dự trữ Diễn tả chức Dự trữ, không sử dụng PCTIM0=’1’, TIMER0 sử dụng-PCTIM0=’0’, không sử dụng TIMER0 Tương tự với TIMER1 PCURT0=’1’, UART0 sử dụng-PCURT0=’0’, không sử dụng UART0 PCURT1=’1’, UART1 sử dụng-PCURT1=’0’, không sử dụng UART1 PCPWM0=’1’, PWM0 sử dụng-PCPWM0=’0’, không sử dụng PWM0 Dự trữ, không sử dụng PCI2C =’1’, giao tiếp I2C sử dụng- PCI2C =’0’ không sử dụng giao tiếp I2C Tương tự với giao tiếp SPI0 Tương tự với RTC Tương tự với giao tiếp SPI1 Tương tự với EMC (điều khiển nhớ Tương tự với biến đổi ADC Dự trữ, không sử dụng Bảng 18: Thanh ghi điều khiển nguồn cho ngoại vi Reset: Có nguồn tạo reset hệ thống: chân RESET từ đồng hồ Watchdog Tín hiệu Reset hợp lý khởi động đồng hồ Wakeup Timer Với trình POR, chân Reset cần phải giữ mức vịng 10ms, với q trình Reset ngồi bình thường MCU hoạt động, cần 300ns Sau trình Reset, vi xử lý bắt đầu thực thi lệnh vùng địa 0x0000 0000 Vector ngắt định vùng địa khối Boot, giá trị ghi khởi tạo giá trị định nghĩa trước Q trình Reset ngồi reset có chút khác biệt, thời điểm Reset ngồi ta hồn tồn biết được, cịn Reset ta khơng biết xảy Bởi vậy, với q trình Reset ngồi, ta chủ động đưa vào chế độ hoạt động mong muốn cách kết nối ngoại vi, phần mềm Hình 7: Giản đồ khối reset bao gồm đồng hồ Wakeup Bộ chia VPB: Giá trị Reset 1 1 1 1 1 NA Dương Huỳnh Bảo_DD04KSTN Bộ chia VPB cho biết mối quan hệ xung nhịp hệ thống (CCLK) xung nhịp ngoại vi (PCLK) Bộ chia VPB có nhiệm vụ: Ngoại vi hoạt động với tần số thích hợp mong muốn theo CCLK.(1/4, 1/2) Bộ chia VPB cho phép tiết kiệm nguồn ứng dụng khơng địi hỏi ngoại vi phải hoạt động tần số vi xử lý Vì chia VPB nối kết với ngõ PLL nên hoạt động chế độ Idle 9.1 Thanh ghi chia VPB (VPBDIV - 0xE01FC100): Địa Tên 0xE01FC100 VPBDIV Chức Điều khiển tốc độ tương đối xung nhịp VPB so với xung nhịp vi xử lý Truy cập Đọc/Ghi Bảng 19: Thanh ghi VPBDIV VPBDIV Tên chức 1:0 VPBDIV 3:2 Dự trữ 5:4 XCLKDIV 7:6 Dự trữ Diễn tả chức VPBDIV [1:0]=’00’àTốc độ xung nhịp VPB=1/4 xung nhịp hệ thống VPBDIV [1:0]=’01’à Tốc độ xung nhịp VPB= xung nhịp hệ thống VPBDIV [1:0]=’10’à Tốc độ xung nhịp VPB= ½ xung nhịp hệ thống VPBDIV [1:0]=’11’à Không định nghĩa Nếu ghi giá trị vào bit tương ứng, khơng có tác dụng, giá trị trước sử dụng Dự trữ, khơng sử dụng Điều khiển xung nhịp lấy chân A23/XCLK Nó có giá trị giống bit VPBDIV Phải chọn chân A23 ngõ xung nhịp, định nghĩa chức ghi PINSEL2 Dự trữ, không sử dụng Bảng 20: Thanh ghi chia VPB (VPBDIV - 0xE01FC100) Hình 8: Kết nối chia VPB với PLL 10 Wakeup Timer: Nhiệm vụ đồng hồ Wake-up đảm bảo nguồn dao động chức analog hoạt động đầy đủ trước cho phép vi xử lý bắt đầu thực thi lệnh chương trình Đồng hồ Wake-up kiểm soát hoạt động tinh thể dao động, nghĩa điều kiện an toàn đủ cho code chương trình bắt đầu thực thi Khi nguồn cung cấp vào chip, làm cho chip hoạt động lại từ chế độ Power down, đồng hồ wakeup kiểm tra xem tinh thể dao động bắt đầu có chu kì xung nhịp hoạt động ổn định, đó, đếm thêm 4096 chu kì xung nhịp bắt đầu khởi tạo nhớ Flash, khởi tạo xong, bắt đầu cho phép chương trình mã nguồnhoạt động LPC2214 khơng có chức analog (như so sánh) nên tất hoạt động cần đến xung nhịp đồng bộ, nhiên, chân ngắt ngồi đảm nhận chức Wake-up lại hệ thống từ Power-down. Giá trị Reset 0 ... Dương Huỳnh Bảo_DD04KSTN PCONP Điều khiển nguồn cho ngoại vi Đọc/Ghi Bộ chia bus ngoại vi VPB VPBDIV Điều khiển chia bus ngoại vi VPB Đọc/Ghi Bảng 2: Khái quát ghi điều khiển hệ thống 0x3BE 0xE01FC0C4... Diễn tả chức Thanh ghi điều khiển nguồn Thanh ghi chứa bit điều khiển để vận hành chế độ Power down Idle Thanh ghi điều khiển nguồn cho ngoại vi Thanh ghi chứa bit điều khiển phép/không cho phép... Bảo_DD04KSTN B Khối điều khiển hệ thống: Khái quát: Khối điều khiển hệ thống có số chức ghi có quan hệ với số thiết bị ngoại vi: Tinh thể dao động Ngõ vào ngắt Điều khiển định vùng