CÂU HỎI TRANG Câu 1: Thiết kế RS FF đồng bộ tín hiệu reset Câu 2: Thiết kế RS FF không đồng bộ tín hiệu reset Câu 3: Thiết kế JK FF không đồng bộ tín hiệu reset Câu 4: Thiết kế JK FF đồng bộ tín hiệu reset Câu 5: Thiết kế D FF không đồng bộ tín hiệu reset Câu 6: Thiết kế D FF đồng bộ tín hiệu reset Câu 7: Thiết kế bộ đếm tiến theo mã nhị phân Kđ = 16 Câu 8: Thiết kế bộ đếm lùi theo mã nhị phân Kđ = 10 Câu 9: Thiết kế bộ đếm lùi theo mã Gray Kđ = 16 Câu 10: Thiết kế bộ đếm lùi theo mã Johnson bít 10 Câu 11:Thiết kế bộ đếm lùi 11 Câu 12: Thiết kế mạch MUX 8-1 12 Câu 13: Thiết kế mạch DEMUX 1-8 13 Câu 14: Thiết kế mạch giải mã đoạn 14 Câu 15: Thiết kế mạch mã hóa thập phân Gray bít 15 Câu 16: Thiết kế T FF không đồng bộ tín hiệu reset 16 Câu 17: Thiết kế T FF đồng bộ tín hiệu reset 17 Trang Page Câu 1: Thiết kế RS FF đồng bộ tín hiệu reset // cach chon dang song tat ca chon clock // CLk 20MHz R 10MHz S Mhz RST Mhz library IEEE; use IEEE.STD_LOGIC_1164.all; entity RSFFDBRst is port( R : in STD_LOGIC; S : in STD_LOGIC; RST : in STD_LOGIC; CLK : in STD_LOGIC; Q : out STD_LOGIC ); end RSFFDBRst; architecture RSFFDBRst of RSFFDBRst is signal q0: std_logic; begin process (CLK,RST,S,R) variable RS:std_logic_vector (1 downto 0); begin RS:=R&S; if (CLK' event and CLK='1') then if (RST='1') then q0q0q0q0q0Q0Q0Q0Q0QQQQQQQQQQQQQQQQ '0'); elsif S="010" then Y '1', others => '0'); elsif S="011" then Y '1', others => '0'); elsif S="100" then Y '1', others => '0'); elsif S="101" then Y '1', others => '0'); elsif S="110" then Y '1', others => '0'); else Y '1', others => '0'); end if; end if; end process; end Demux18; Trang Page 14 Câu 14: Thiết kế mạch giải mã đoạn // tat ca chon clock // D(3) 40M D(2) 20M D(1) 10M D(0) 5M // chay 10 us library IEEE; use IEEE.STD_LOGIC_1164.all; entity BCDsang7doan is port( D : in STD_LOGIC_VECTOR(3 downto 0); Y : out STD_LOGIC_VECTOR(6 downto 0) ); end BCDsang7doan; architecture BCDsang7doan of BCDsang7doan is begin process (D) begin case D is when "0000" =>YYYYYYYYYYYGGGGGGGGGG