B GIO DC V O TO TRNG I HC BCH KHOA H NI NGUYN CH KIấN THIT B VI X Lí BT S DNG CễNG NGH FPGA LUN VN THC S KHOA HC NGI HNG DN : TS NGUYN NAM QUN H NI 2010 Luận văn cao học ĐTVT 2008 -2010 LờI CAM ĐOAN Tôi xin cam đoan số liệu kết nghiên cứu luận văn trung thực cha sử dụng để bảo vệ học vị Mọi giúp đỡ cho việc hoàn thành luận văn đợc cảm ơn thông tin trích dẫn đợc rõ nguồn gốc Chí Kiên Nguyễn Luận văn cao học ĐTVT 2008 -2010 Lời cảm ơn Sau thời gian năm (2008-2010), hoàn thành khóa học cao học Viện đào tạo Sau đại học, Trờng Đại học Bách Khoa Hà Nội Tôi xin chân thành cảm ơn thầy cô giáo Viện đào tạo Sau đại học, Khoa Điện tử viễn thông, Trờng Đại học Bách Khoa Hà Nội dìu dắt, bảo năm vừa qua Đặc biệt, xin chân thành gửi lời cảm ơn sâu sắc đến thầy giáo TS.Nguyễn Nam Quân, ngời tận tình hớng dẫn hoàn thành tốt luận văn thạc sĩ Tôi xin đợc gửi lời cảm ơn đến thầy lãnh đạo trờng thầy lãnh đạo Khoa Điện Điện tử, thầy cô giáo khoa Điện Điện tử, trờng Cao Đẳng Công Nghiệp Nam Định tạo điều kiện thuận lợi cho đợc học tập nghiên cứu hoàn thành khóa học cao học Nhân dịp này, xin cảm ơn đến bạn lớp cao học điện tử viễn thông khóa 2008 - 2010 giúp đỡ suốt thời gian qua Xin chân thành cảm ơn! Hà nội, ngày tháng năm 2010 Học viên Nguyễn Chí Kiên Chí Kiên Nguyễn Mục lục Trang Trang phụ bìa i Lời cam đoan ii Lời cám ơn iii Danh mục ký hiệu, chữ viết tắt iv Danh mục bảng vi Danh mục hình vẽ, đồ thị viii Chơng 1: Mở đầu 1.1 Lý chọn đề tài 1.2 Mục đích đề tài 1.3 Nhiệm vụ nghiên cứu đề tài 1.4 Đối tợng nghiên cứu đề tài Chơng 2: Giới thiệu chung IC khả trình công nghệ FPGA 2.1 Giới thiệu công nghệ ASIC lịch sử phát triển 3 2.1.1 Giới thiệu công nghệ ASIC 2.1.2 Quá trình phát triển mạch tích hợp (IC) 2.2 Các loại ASIC 2.2.1 Full-Custom ASICs 2.2.2 Semicustom ASICs 2.2.2.1 Cell-Based ASIC 2.2.2.2 Gate-array-based ASICs 2.2.3 Các linh kiện logic khả trình (Programmable logic devices) 2.2.3.1 Các thiết bị logic lập trình đợc - PLD (Programmable logic devices) 2.2.3.2 Ma trận cổng lập trình theo trờng FPGA (Field Programmable Gate Array) 2.2.3.2.1 Các logic block 2.2.3.2.2 Các nguồn kết nối 2.2.3.2.3 Phân loại FPGA 10 2.2.3.3 Các loại FPGA thị trờng 10 2.2.3.3.1 FPGA Altera 10 2.2.3.3.1.1 Giới thiệu công ty Altera 10 2.2.3.3.1.2 Kiến trúc tổng quát Altera 11 2.2.3.3.1.3 Các dòng sản phẩm Altera 12 2.2.3.3.2 FPGA Xilinx 13 2.2.3.3.2.1 Giới thiệu công ty Xilinx 13 2.2.3.3.2.2 Các dòng sản phẩm Xilinx 13 2.2.3.3.2.3 Cấu trúc FPGA hãng Xilinx 19 Chơng 3: Ngôn ngữ mô tả phần cứng HDL 27 3.1 Ngôn ngữ mô phần cứng (HDL) 27 3.1.1 Các phơng pháp thiết kế truyền thống 27 3.1.2 Ngôn ngữ mô phần cứng (HDL) 29 3.2 Ngôn ngữ mô phần cứng VHDL 29 3.2.1 Giới thiệu 29 3.2.2 Cấu trúc mô hình hệ thống mô tả VHDL 32 3.2.2.1 Thực thể (Entity) 32 3.2.2.2 Kiến trúc (Arrchitecture) 33 3.2.2.2.1 Mô tả kiến trúc theo mô hình hoạt động 33 3.2.2.2.2 Mô tả kiến trúc theo mô hình cấu trúc 33 3.2.2.3 Cấu hình 34 3.2.2.4 Môi trờng kiểm tra 34 3.3 Giới thiệu công nghệ (và ứng dụng) thiết kế mạch VHDL 35 3.3.1 ứng dụng công nghệ thiết kế mạch VHDL 35 3.3.2 Quy trình thiết kế mạch VHDL 35 3.3.3 Công cụ EDA 36 Chơng 4: Thiết kế vi xử lý bit sử dụng fpga 37 4.1 Nhiệm vụ 37 4.2 Tổ chức nhớ VXL 37 4.3 Tập lệnh VXL 37 4.4 Chế độ địa lệnh 39 4.4 Hoạt động VXL 41 4.4.1 Định thời đồng hồ 41 4.4.1.1 Giản đồ định thời đáp ứng ngắt quãng 41 4.4.1.2 Giản đồ chu lệnh byte: nop, cla, cma, cmc, asl, asr 42 4.4.1.3 Giản đồ định thời chu lệnh rẽ nhánh lệnh jmp 42 chế độ trực tiếp 4.4.1.4 Giản đồ định thời chu lệnh lda, adc, sbc (chế độ trực 43 tiếp) lệnh jmp (chế độ gián tiếp) 4.4.1.5 Giản đồ định thời chu lệnh jsr 44 4.4.1.6 Giản đồ định thời chu lệnh sta (chế độ trực tiếp) 44 4.4.1.7 Giản đồ định thời chu lệnh lda, and, adc, sbc (chế độ 44 gián tiếp) 4.4.1.8 Giản đồ định thời chu lệnh sta (chế độ gián tiếp) 45 4.4.2 Khối phục vụ chơng trình 46 4.4.3 Mô tả hành vi cpu 50 4.5 Các thành phần VXL 53 4.5.1 Chức thành phần VXL 53 4.5.2 Thực lệnh 54 4.5.3 Mô tả thành phần 57 4.5.3.1 Đơn vị luận lý số học (Arithmetic logic unit) 57 4.5.3.2 Đơn vị dịch chuyển (Shifter unit) 60 4.5.3.3 Thanh ghi trạng thái (Status register unit) 62 4.5.3.4 Thanh ghi tích luỹ (Accumulator) 63 4.5.3.5 Thanh ghi lệnh (Instruction register) 64 4.5.4 Bộ điều khiển CPU (control section) 65 Chơng 5: Mô 81 5.1 Giới thiệu tổng quát phần mềm MAXPLUS II 81 5.1.1 Cách sử dụng phần mềm MAXPLUS II 81 5.1.2 Thực soạn thảo dịch chơng trình 82 5.1.3 Thực kiểm tra kết sau tổng hợp mạch 82 5.1.4 Thoát khỏi Max+plusII 84 5.1.5 Màn hình mô 84 5.1.5.1 Khối luận lý số học ALU 84 5.1.5.2 Khối dịch chuyển SHU 85 5.1.5.3 Khối điều khiển 86 5.1.5.4 Màn hình mô lệnh 88 5.2 Giới thiệu tổng quát phần mềm XILINX ISE 89 5.2.1 Cách sử dụng phần mềm XILINX ISE 89 5.2.2 Màn hình mô 91 Kết luận 93 Tài liệu tham khảo 95 Luận văn cao học ĐTVT 2008 -2010 Danh mục ký hiệu, chữ viết tắt ASIC Application-specific Integrated Circuit ASIC s Application Specific Integrated Circuits CAD Computer-aided Design CAE Computer Aided Tool CPU Central Processing Unit CMOS Complementary Metal-Oxide-Semiconductor CICC IEEE Custom Intergrated Circuits Conference) CPLD Complex Programble Logic Device CLB Configurable Logic Blocks EDA Electronic Design Automation FPGA Field Programmable Gate Arrays IC Integrated circuit IEEE IEEE International ASIC conference LUT Look-Up Table LSI Large-scale integrated MSI Medium-scale integrated SSI Small-scale integrated PLA Programable Logic Array PLD Programmable Logic Device PDA Pin-grid array RAM Random Access Memory Chí Kiên Nguyễn Luận văn cao học ĐTVT 2008 -2010 ROM Read-Only Memory VXL Vi Xử Lý VHDL Very high speed Intergrated Circuit Hardware Description Language VLSI Very large-scale integrated VHSIC Very High Speed Intergrated Circuit UART Universal Asynchronous Receiver-transmitter Chí Kiên Nguyễn Luận văn cao học ĐTVT 2008 -2010 Danh mục bảng Trang Bảng 2.2.3.3.2.2 (a) Tổng quan họ Spartan -3 FPGA 17 Bảng 2.2.3.3.2.2 (b) Các đặc tính Spartan-3 19 Bảng 4.3 Tập lệnh VXL 38 Bảng 4.4 Mã tác vụ lệnh 40 Baỷng 4.5.2 Các tín hiệu điều khiển ngõ vào ngõ VXL 57 Bảng 4.5.3.1 Đơn vị luận lý số học 58 Chí Kiên Nguyễn Luận văn cao học ĐTVT 2008 -2010 khối luận lý làm nhiệm vụ chọn lựa điều kiện thực trạng thái Chơng 5: mô Trong chơng trớc giới thiệu tổng quát IC khả trình, công nghệ FPGA, ngôn ngữ mô tả phần cứng VHDL phơng pháp thiết kế VXL bit sử dụng công nghệ FPGA Để kiểm tra mạch thiết kế có theo yêu cầu hay không sử dụng phần mềm mô tả hệ thống 5.1 Giới thiệu tổng quát phần mềm MAXPLUS II Trong trình thiết kế tổng hợp mạch yêu cầu đặt cuối kiểm tra đợc mạch thiết kế có kết theo yêu cầu Trong phầm mềm tổng hợp kiểm tra mạch có phần mềm Max+plusII phần mềm mạnh tổng hợp kiểm tra mạch Sau phần trình bày cách sử dụng phần mềm này: 5.1.1 Cách sử dụng phần mềm MAXPLUS II Khởi động phần mềm Max+plusII Bớc : Bấm vào biểu tợng Max+PlusII Sau bấm vào biểu tợng để khởi động hình Max+PlusII Trình bày hình max+plus2 gồm thành phần sau: ắ Dòng 1: Thanh toolbar dùng hiển thị th mục tập tin hành ắ Dòng 2: Gồm mục chính: Max+plus2, File, Assign Option, Help ắ Dòng 3: biểu tợng sử dụng trực tiếp ứng dụng Max+plus2 ắ Dòng 4: Khu vực trình bày loại text Bớc : Các thành phần mục dòng nh sau : a- Mục Max+plusII MaxplusII đa nhiều trợ giúp Hệ thống bao gồm 11 nhóm ứng dụng tổng hợp dùng để thiết thực thi chơng trình b- Mục file: Mục file gồm có thành phần c- Mục Assign: Mục Assign gồm có 16 thành phần d- Mục Options: Mục Options gồm thành phần : e- Mục Help: Dùng trợ giúp phần mềm 91 Chí Kiên Nguyễn Luận văn cao học ĐTVT 2008 -2010 5.1.2 Thực soạn thảo dịch chơng trình Để thực soạn thảo dịch chơng trình ta thực theo trình tự sau: Để soạn thảo chơng trình tổng hợp phần cứng : - Vào File \New\Text editor file Khi hình soạn thảo xuất hiện, việc soạn thảo môi trờng giống nh trình soạn thảo winword Sau soạn thảo xong ghi tập tin đặt tên tập tin có phần mở rộng vhd Để dịch chơng trình đợc soạn thảo ta theo bớc sau: - Xác định tập tin cần dịch cách thc hiện: Chọn File\Project\ set project to current file Sau chọn xong theo yêu cầu ta tiến hành dịch: Chọn mục MAX+plus \ COMPILER cửa sổ COMPILER xuất nh hình sau: Hình 5.1.2 Cửa sổ COMPILER 5.1.3 Thực kiểm tra kết sau đ tổng hợp mạch Sau dịch xong chơng trình tổng hợp mạch tiến hành kiểm tra kết mạch đợc tổng hợp Việc kiểm tra đợc tiến hành nh sau: a Soạn thảo tập tin file waveform editor file Chọn File\New \Waveform editor file Khi hình soạn Waveform editor file xuất hiện: 92 Chí Kiên Nguyễn Luận văn cao học ĐTVT 2008 -2010 Hình 5.1.3 Màn hình Waveform Editor Để đa thành phần cần kiểm tra mạch ta thực chọn: Chọn mục Node\ enter Nodes from SNF hình thành phần mạch xuất Ta tiến hành chọn nút List đa biến Node sang hình Waveform sau chọn nút OK Sau chọn xong biến hình Waveform Editor ta lu (ghi) tên tập tin với phần mở rộng scf b Tiến hành mô kết hình Waveform Editor Khi có đợc tập tin waveform đợc nhập mô bảng thiết kế xác định làm việc hay sai Mở bảng mô cách chọn Max+plus II \ Simulator nhìn thấy cửa sổ bảng mô đợc mở Chọn Start để bắt đầu thực mô Bảng mô hoàn thành Và đa 93 Chí Kiên Nguyễn Luận văn cao học ĐTVT 2008 -2010 kết bảng waveform editor Kết hay không phụ thuộc vào chơng trình ngời thiết kế tổng hợp mạch Tất bớc đợc thực đợc nhiều lần đáp ứng yêu cầu ngời thiết kế tổng hợp mạch Trong Max+plusII có nhiều chức năng, trình bày moat thao tác để phục vụ công việc mô luận văn 5.1.4 Thoát khỏi Max+plusII Chọn File \Exit MaxplusII 5.1.5 Màn hình mô 5.1.5.1 Khối luận lý số học ALU Hình 5.1.5.1 Tín hiệu ngõ vào ngõ khối ALU Hình 39 mô tín hiệu ngõ vào ngõ khối ALU Trong khối alu thực lệnh cộng, trừ, and, not, nạp tín hiệu side_a, nạp tín hiệu side_b Các tín hiệu ngõ vào alu_add, alu_sub, alu_and, alu_not, alu_a, alu_b, in_flags2, in_flags3, side_a, side_b, tín hiệu z_out, out_flags Khi tín hiệu alu_add đợc kích lên thực phép cộng hai giátrị 94 Chí Kiên Nguyễn Luận văn cao học ĐTVT 2008 -2010 side_a side_b kết xuất z_out cờ xuất out_flags lệnh cộng tín hiệu in_flags2 không kích nghĩa giá trị phép cộng cộng giá trị side_a với side_b có in_flags2 cộng thêm giá trị in_flags2 Trong phép cộng ngõ out_flags có thứ tự cờ nh sau v, c, n, z cờ v đợc bật lên dấu side_a, side_b dấu dấu kết quảz_out khác với dấu side_a (các bit dấu bit thứ 7), cờ c bật lên kết z_out lớn 255, cờ n với bit z_out, cờ z bật lên kết Trong phép trừ tơng tự nh phép cộng, khác cách kiểm tra cờ, cờ v bật lên dấu side khác với dấu side_b dấu kết với dấu side_a, cờ c bật lên kết âm cờ n z giống nh phép cộng Phép alu_and thực phép and side_a với side_b, cờ v với tín hiệu vào in_flags3, cờ c tín hiệu vào in_flags2 cờ n cờ z tuỳ vào kết z_out Phép alu_not thực phép phủ định tín hiệu vào side_a cờ giống nh phép alu_and Phép alu_a thực nạp giá trị side_a vào cờ giống nh phép alu_and Phép alu_a thực nạp giá trị side_b vào cờ giống nh phép alu_and 5.1.5.2 Khối dịch chuyển SHU Màn hình mô phép dịch trái dịch phải khối SHU phần có tính hiệu vào arith_shift_left, arith_shift_left, in_flags, alu_side, tín hiệu obus_side, out_flags Nếu phép dịch ngõ obus_side có giá trị với ngõ vào alu_side cờ out_flags giống nh cờ vào in_flags, dịch trái cờ v bật lên bit bit tín hiệu vào alu_side khác nhau, cờ c bật lên bit tín hiệu vào alu_side 1, cờ n bật lên bit ngõ obus_side 1, cờ z bật lên ngõ obus_side 0, dịch phải cờ v c ngõ out_flags giống nh cờ v c ngõ vào in_flags, cờ n z giống nh dịch trái 95 Chí Kiên Nguyễn Luận văn cao học ĐTVT 2008 -2010 Hình 5.1.5.2 Màn hình mô phép dịch trái dịch phải khối SHU 5.1.5.3 Khối điều khiển 96 Chí Kiên Nguyễn Luận văn cao học ĐTVT 2008 -2010 Hình 5.1.5.3 Mô khối CONTROL Hình 5.1.5.3 mô khối CONTROL VXL khối có trạng thái từ s1 đến s9 Khi trạng tháis1 tích cực thực chức nh: pc_on_mar_page_bus, pc_on_mar_offset_bus, load_page_mar, load_offset_mar kiểm tra interrupt interrupt =1 quay lại trạng thái s1 ngợc lại sang trạng thái s2 Khi trạng thái s2 đợc tích cực thực chức mar_on_adbus, read_mem, databus_on_dbus, alu_a, load_ir, increment_pc, chuyển sang trạng thái s3 Khi trạng thái s3 tích cực thực pc_on_mar_page_bus, pc_on_mar_offset_bus, load_page_mar, load_offset_mar bit đến ir_lines không 1110 chuyển sang trạng thái s4 Nếu bit đến ir_lines 1110 kiểm tra bit ir_lines = thực alu_not = thực alu_b, bit đến ir_lines = 1000 thực arith_shift_left, bit đến bit 1001 thực arith_shift_right, bit bit thực load_sr, load_ac, bit thực cm_carry_sr, bit ir_lines bit ir_lines thực zero_ac quay trạng thái s2 Khi s4 đợc kích hoạt thực mar_on_adbus, read_mem, databus_on_dbus, dbus_on_mar_offset_bus, load_offset_mar, kiểm tra bit đến bit của ir_lines không 11 thực ir_on_mar_page_bus, load_page_mar kiểm tra tiếp bit ir_lines thì chuyển sang trạng thái s5 ngợc lại chuyển sang trạng thái s6, bit đến bit ir_lines 11 kiểm tra tiếp bit ir_lines chuyển sang trạng thái s7 chuyển sang trạng thái s9, thực increment_pc Trong trạng thái s5 thực mar_on_adbus, read_mem, databus_on_dbus, dbus_on_mar_offset_bus, load_offset_mar chuyển sang trạng thái s6 trạng thái s6 kiểm tra bit đến bit ir_lines 100 thực 97 Chí Kiên Nguyễn Luận văn cao học ĐTVT 2008 -2010 load_page_pc, load_offset_pc quay trạng thái s2, 101 thực mar_on_adbus, alu_b, obus_on_dbus, dbus_on_databus, write_mem quay trạng thái s1, bit ir_lines thực read_mem, mar_on_adbus, databus_on_dbus kiểm tra bit đến bit ir_lines 00 thực alu_a, 01 thực alu_and, 10 thực alu_add, 11 thực alu_sub, thực tiếp load_sr, load_ac quay trạng thái s1 Trạng thái s7 thực mar_on_adbus, pc_offset_on_dbus, dbus_on_databus, write_mem, load_offset_pc chuyển sang trạng thái s8 Trạng thái s8 thực increment_pc quay lại trạng thái s1 trạng thái s9 bit đến bit status ir_lines khác 0000 thực load_offset_pc quay trạng thái s1 5.1.5.4 Màn hình mô lệnh Hình 5.1.5.4 Màn hình mô lệnh cộng CPU 98 Chí Kiên Nguyễn Luận văn cao học ĐTVT 2008 -2010 5.2 Giới thiệu tổng quát phần mềm XILINX ISE Trong trình thiết kế tổng hợp mạch yêu cầu đặt cuối kiểm tra đợc mạch thiết kế có kết theo yêu cầu Trong phầm mềm tổng hợp kiểm tra mạch có phần mềm XILINX ISE phần mềm mạnh tổng hợp kiểm tra mạch Sau phần trình bày cách sử dụng phần mềm này: 5.2.1 Cách sử dụng phần mềm XILINX ISE Khởi động phần mềm XILINX ISE ắ Bấm vào biểu tợng XILINX ISE Sau bấm vào biểu tợng để khởi động hình XILINX ISE ra: Hình 5.2.1 Cửa sổ XILINX ISE 99 Chí Kiên Nguyễn Luận văn cao học ĐTVT 2008 -2010 ắ Để tạo New Project Bớc File > New Project Bớc Type tutorial in the Project Name field Bớc Enter or browse to a location (directory path) for the new project A tutorial subdirectory is created automatically Bớc Verify that HDL is selected from the Top-Level Source Type list Bớc Click Next Bớc Fill in the properties in the table as shown below: ắ Để tạo VHDL Source Bớc Click New Source button in the New Project Wizard Bớc Chọn VHDL Module as the source type Bớc Đánh tên mục file name Bớc Verify that the Add to project checkbox is selected Bớc Click Next Bớc Declare the ports for the counter design by filling in the port information as shown below: Bớc Click Next, then Finish in the New Source Wizard - Summary dialog box to complete Bớc8 Click Next, then Next, then Finish ắ Create the test bench waveform as follows: Bớc Select the counter HDL file in the Sources window Bớc Create a new test bench source by selecting Project ## New Source Bớc In the New Source Wizard, select Test Bench WaveForm as the source type, and type counter_tbw in the File Name field Bớc Bớc Click Next Bớc The Associated Source page shows that you are associating the test bench waveform with the source file counter Click Next 100 Nguyễn Chí Kiên Luận văn cao học ĐTVT 2008 -2010 Bớc The Summary page shows that the source will be added to the project, and it displays the source directory, type, and name Click Finish Bớc You need to set the clock frequency, setup time and output delay times in the Initialize Timing dialog box before the test bench waveform editing window opens 5.2.2 Màn hình mô Hình 5.2.2.(a) Kết mô 101 Nguyễn Chí Kiên Luận văn cao học ĐTVT 2008 -2010 Hình 5.2.2.(b) Kết mô 102 Nguyễn Chí Kiên Luận văn cao học ĐTVT 2008 -2010 Kết luận Những mặt đạt đợc Đã thực đợc thiết kế VXL ngôn ngữ VHDL Đã mô đợc hoạt động khối ALU, SHU, CONTROLER VXL thực lệnh cộng, lệnh trừ, lệnh and, lệnh not, lệnh nạp, lệnh dịch trái bit, dịch phải bit, hoạt động khối điều khiển VXL Những vấn đề tồn Đề tài dừng lại mức mô số lệnh dựa phần mềm MAX+PLUSII VXL có số lệnh thông dụng nh: cộng, trừ, and, not, dịch phải, dịch trái, lệnh nạp Cha có lệnh có lệnh nhảy, lệnh gọi chơng trình con, lệnh rẽ nhánh, lệnh xoá Hớng phát triển đề tài Đề tài thiết kế VXL dùng ngôn ngữ VHDL không đợc ứng dụng cho việc thiết kế CPU mà ứng dụng để thiết kế vi xử lý, vi mạch điện tử tích hợp hệ thống mạch điện phức tạp khác v.v Đánh giá Mặc dù đề tài đạt đợc mục đích công việc đề nhng điều kiện không cho phép, nên đề tài thực việc chạy trực tiếp thiết bị phần cứng cụ thể, mà thực chạy mô phần mềm MAXPLUS II để kiểm tra tín hiệu đầu vào dầu số lệnh Kết luận Hớng ứng dụng đề tài: Đề tài đợc ứng dụng công nghiệp máy tính để tạo chíp tích hợp, công nghiệp điện điện tử để chế tạo mạch tích hợp dùng thiết bị điện tử, điện tử viễn thông nh tivi, radio, điện thoại.v.v Ngoài ứng dụng công nghiệp chế tạo ôtô, hàng không v.v Công nghệ thông tin phát triển mạnh mẽ phạm vi 103 Nguyễn Chí Kiên Luận văn cao học ĐTVT 2008 -2010 toàn cầu nớc ta đặt nhu cầu phát triển khoa học xã hội Đề tài đợc xây dựng nhằm đáp ứng nhu cầu phát triển khoa học việc thiết kế chế tạo thiết bị phần cứng Việc tìm hiểu áp dụng kỹ thuật nhằm thử nghiệm tiếp thu kiến thức để hiểu biết trình tin học hoá nớc ta từ có định hớng học tập làm việc phù hợp Dựa mặt đạt đợc cha đạt đợc đề tài, hy vọng nhận đợc nhiều ý kiến đóng góp nhận xét để có điều kiện phát triển ứng dụng đề tài cho ứng dụng thực tế 104 Nguyễn Chí Kiên Luận văn cao học ĐTVT 2008 -2010 Tài liệu tham khảo VHDL Made Easy David Pellerin Douglas Taylor VHDL ANALYSIS AND MODELING OF DIGITAL SYSTEMS Zainalabedin Navabi AVERILOG HDL PRIMER J.BHASKER TS Nguyễn Nam Quân, Toán lôgic kỹ thuật số, NXBKHKT,2006 TS Phạm Ngọc Nam, Embedded systems,2006 Giáo trình Ngôn Ngữ VHDL để thiết kế vi mạch Nguyễn Quốc Tuấn Nhà xuất ĐHQG TPHCM Kỹ Thuật Số Nguyễn Thuý Vân Nhà xuất khoa học kỹ thuật Kỹ Thuật Vi Xử Lý Văn Thế Minh Nhà xuất giáo dục Xillinx, ISE In-Depth Tutorial, www.xilinx.com 10 .Xilinx,Spartan 3E Started Kit User Guide, www.xilinx.com 11 .Xilinx, PicoBlaze8-bitEmbeddedMicrocontrollerUserGuide, www.xilinx.com 12 Xilinx, FrequencyGeneratorfor Spartan-3EStarterKit, www.xilinx.com 13 www.gmvhdl.com 14 www.vcc.com 15 www.altera.com 16 www.vhdl.org 17 www.opencore.com 18 www.xilinx.com 105 Nguyễn Chí Kiên ... thiệu công nghệ (và ứng dụng) thiết kế mạch VHDL 35 3.3.1 ứng dụng công nghệ thiết kế mạch VHDL 35 3.3.2 Quy trình thiết kế mạch VHDL 35 3.3.3 Công cụ EDA 36 Chơng 4: Thiết kế vi xử lý bit sử dụng. .. sử dụng mà không cần đến công cụ chế tạo mạch tích hợp Ngời thiết kế muốn tạo FPGAs tốt phải sử dụng công cụ thiết kế đợc trợ giúp máy tính gọi CAD (computer -Aided - Design) Đầu tiên thiết kế. .. theo trờng FPGA (Field Programmable Gate Array) Công nghệ FPGA (FPGA từ vi t tắt Field Programmable Gate Arrays) công nghệ chế tạo mạch tích hợp mật độ cao FPGA thiết bị cấu trúc luận lý lập trình