Đang tải... (xem toàn văn)
Thiết kế bộ tạo xung clock cho hệ thống delta sigma adc
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI VIỆN ĐIỆN TỬ - VIỄN THÔNG ĐỒ ÁN TỐT NGHIỆP ĐẠI HỌC Đề tài: THIẾT KẾ BỘ TẠO XUNG CLOCK CHO HỆ THỐNG DELTA-SIGMA ADC Sinh viên thực hiện: Nguyễn Văn Quyết Lớp ĐT3 – K56 Giảng viên hướng dẫn: TS Phạm Nguyễn Thanh Loan Hà Nội, 12-2016 TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI VIỆN ĐIỆN TỬ - VIỄN THÔNG ĐỒ ÁN TỐT NGHIỆP ĐẠI HỌC Đề tài: THIẾT KẾ BỘ TẠO XUNG CLOCK CHO HỆ THỐNG DELTA-SIGMA ADC Sinh viên thực hiện: Nguyễn Văn Quyết Lớp ĐT3 – K56 Giảng viên hướng dẫn: TS Phạm Nguyễn Thanh Loan Cán phản biện: Hà Nội, 12-2016 Đánh giá đồ án tốt nghiệp (Dùng cho giảng viên hướng dẫn) Giảng viên đánh giá: TS.Phạm Nguyễn Thanh Loan Họ tên Sinh viên: Nguyễn Văn Quyết MSSV: 20112054 Tên đồ án: Thiết kế tạo xung Clock cho hệ thống Delta-Sigma ADC Chọn mức điểm phù hợp cho sinh viên trình bày theo tiêu chí đây: Rất (1); Kém (2); Đạt (3); Giỏi (4); Xuất sắc (5) 10a 10b Có kết hợp lý thuyết thực hành (20) Nêu rõ tính cấp thiết quan trọng đề tài, vấn đề giả thuyết (bao gồm mục đích tính phù hợp) phạm vi ứng dụng đồ án Cập nhật kết nghiên cứu gần (trong nước/quốc tế) Nêu rõ chi tiết phương pháp nghiên cứu/giải vấn đề Có kết mô phỏng/thưc nghiệm trình bày rõ ràng kết đạt Có khả phân tích đánh giá kết (15) Kế hoạch làm việc rõ ràng bao gồm mục tiêu phương pháp thực dựa kết nghiên cứu lý thuyết cách có hệ thống Kết trình bày cách logic dễ hiểu, tất kết phân tích đánh giá thỏa đáng Trong phần kết luận, tác giả rõ khác biệt (nếu có) kết đạt mục tiêu ban đầu đề đồng thời cung cấp lập luận để đề xuất hướng giải thực tương lai Kỹ viết (10) Đồ án trình bày mẫu quy định với cấu trúc chương logic đẹp mắt (bảng biểu, hình ảnh rõ ràng, có tiêu đề, đánh số thứ tự giải thích hay đề cập đến đồ án, có lề, dấu cách sau dấu chấm, dấu phẩy v.v), có mở đầu chương kết luận chương, có liệt kê tài liệu tham khảo có trích dẫn quy định Kỹ viết xuất sắc (cấu trúc câu chuẩn, văn phong khoa học, lập luận logic có sở, từ vựng sử dụng phù hợp v.v.) Thành tựu nghiên cứu khoa học (5) (chọn trường hợp) Có báo khoa học đăng chấp nhận đăng/đạt giải SVNC khoa học giải cấp Viện trở lên/các giải thưởng khoa học (quốc tế/trong nước) từ giải trở lên/ Có đăng ký phát minh sáng chế Được báo cáo hội đồng cấp Viện hội nghị sinh viên nghiên cứu khoa học không đạt giải từ giải trở 5 5 5 5 lên/Đạt giải khuyến khích kỳ thi quốc gia quốc tế khác chuyên ngành TI contest 10c Không có thành tích nghiên cứu khoa học Điểm tổng /50 Điểm tổng quy đổi thang 10 Nhận xét thêm Thầy/Cô Ngày: / /201 Người nhận xét (Ký ghi rõ họ tên) Đánh giá đồ án tốt nghiệp (Dùng cho cán phản biện) Giảng viên đánh giá: Họ tên Sinh viên: Nguyễn Văn Quyết MSSV: 20112054 Tên đồ án: Thiết kế tạo xung Clock cho hệ thống Delta-Sigma ADC Chọn mức điểm phù hợp cho sinh viên trình bày theo tiêu chí đây: Rất (1); Kém (2); Đạt (3); Giỏi (4); Xuất sắc (5) 10a 10b Có kết hợp lý thuyết thực hành (20) Nêu rõ tính cấp thiết quan trọng đề tài, vấn đề giả thuyết (bao gồm mục đích tính phù hợp) phạm vi ứng dụng đồ án Cập nhật kết nghiên cứu gần (trong nước/quốc tế) Nêu rõ chi tiết phương pháp nghiên cứu/giải vấn đề Có kết mô phỏng/thưc nghiệm trình bày rõ ràng kết đạt Có khả phân tích đánh giá kết (15) Kế hoạch làm việc rõ ràng bao gồm mục tiêu phương pháp thực dựa kết nghiên cứu lý thuyết cách có hệ thống Kết trình bày cách logic dễ hiểu, tất kết phân tích đánh giá thỏa đáng Trong phần kết luận, tác giả rõ khác biệt (nếu có) kết đạt mục tiêu ban đầu đề đồng thời cung cấp lập luận để đề xuất hướng giải thực tương lai Kỹ viết (10) Đồ án trình bày mẫu quy định với cấu trúc chương logic đẹp mắt (bảng biểu, hình ảnh rõ ràng, có tiêu đề, đánh số thứ tự giải thích hay đề cập đến đồ án, có lề, dấu cách sau dấu chấm, dấu phẩy v.v), có mở đầu chương kết luận chương, có liệt kê tài liệu tham khảo có trích dẫn quy định Kỹ viết xuất sắc (cấu trúc câu chuẩn, văn phong khoa học, lập luận logic có sở, từ vựng sử dụng phù hợp v.v.) Thành tựu nghiên cứu khoa học (5) (chọn trường hợp) Có báo khoa học đăng chấp nhận đăng/đạt giải SVNC khoa học giải cấp Viện trở lên/các giải thưởng khoa học (quốc tế/trong nước) từ giải trở lên/ Có đăng ký phát minh sáng chế Được báo cáo hội đồng cấp Viện hội nghị sinh viên nghiên cứu khoa học không đạt giải từ giải trở 5 5 5 5 lên/Đạt giải khuyến khích kỳ thi quốc gia quốc tế khác chuyên ngành TI contest 10c Không có thành tích nghiên cứu khoa học Điểm tổng /50 Điểm tổng quy đổi thang 10 Nhận xét thêm Thầy/Cô Ngày: / /201 Người nhận xét (Ký ghi rõ họ tên) LỜI NÓI ĐẦU Việc truyền dẫn tín hiệu truyền thông hầu hết thực theo phương pháp số Trong tín hiệu tự nhiên (thoại, số liệu, hình ảnh,…) lại biến thiên liên tục theo thời gian, nghĩa tín hiệu tự nhiên tồn dạng tương tự Chính vậy, cần phải có mạch chuyển đổi tín hiệu tương tự sang dạng số để xử lý hệ thống số, gọi mạch chuyển đổi tương tự - số (ADC: Analog to Digital Converter), mạch chuyển đổi từ tín hiệu số sang dạng tương tự (DAC: Digital to Analog Converter) Một loại ADC có hiệu suất cao nghiên cứu phát triển Delta-Sigma ADC (ΔΣ ADC) Các tín hiệu sau qua khối ΔΣADC đòi hỏi phải đạt lượng nhiễu ảnh hưởng đến tín hiệu Một yếu tố để đạt điều xung Clock cung cấp cho chuyển đổi ΔΣADC phải có độ xác cao Chính vậy, em lựa chọn đề tài “Thiết kế tạo xung Clock cho chuyển đổi tương tự-số Delta-Sigma ADC” làm đồ án tốt nghiệp với hi vọng hiểu hệ thống ΔΣADC trau dồi thêm kiến thức thiết kế mạch công nghệ CMOS Báo cáo gồm có ba phần: phần đầu giới thiệu tổng quan chuyển đổi tương tự - số ΔΣADC; phần hai giới thiệu MOSFET, loại flip-flop cổng logic Tranmission Gate; phần ba trình bày trình thiết kế khối Clock đưa kết mô mạch Em xin chân thành cảm ởn TS.Phạm Nguyễn Thanh Loan tận tình giúp đỡ em để em hoàn thành đồ án tốt nghiệp cách hiệu TÓM TẮT ĐỒ ÁN Báo cáo gồm có ba phần Phần đầu giới thiệu khái quát ΔΣADC bao gồm định nghĩa quan trọng Oversampling, Noise Shaping, Dynamic Range… thông số đánh giá khối ΔΣADC tỉ số tín hiệu nhiễu SNR, SNDR, SQNR… Phần hai giới thiệu đặc tính MOSFET đề cập tới, bên cạnh sâu vào phân tích lợi thể Dynamic Transmission Gate (DTG) flip-flop so với loại flip-flop thông thường hoạt động tần số cao Phần ba trình bày nguyên lý hoạt động khối tạo xung Clock (Clock Generator) đưa kết mô phỏng, phân tích chúng để đánh giá mạch thiết kế ABSTRACT To improve the performance of ΔΣADC, signals are required to have the smallest rate of noise by ameliorating the accuracy of clocks which still a remaining problem owing to the difference between the input frequencies My thesis will concentrate on the topic “Design a high accuracy clocks generator for Delta-Sigma ADC” with three chapters Chapter one informs primary definitions about ΔΣADC such as Oversampling, Noise Shaping, Dynamic Range … and specification parameters like Signal to Noise Ratio – SNR, Signal to Noise-plus-Distortion Ratio – SNDR, Spurious-Free Dynamic Range – SFDR… Chapter two introduces the overview of CMOS Technology, MOSFET characterizes and analyzes advantage of Dynamic Transmission Gate (DTG) flip-flop compare to other flip-flops when actives in high frequencies Operating principle and proposed structure of each subsystem are mentioned in chapter three along with several significant attentions in design processing to obtain the target of duty-cycle and synchronization between output clocks MỤC LỤC LỜI NÓI ĐẦU TÓM TẮT ĐỒ ÁN MỤC LỤC DANH SÁCH HÌNH VẼ DANH SÁCH BẢNG BIỂU DANH SÁCH TỪ VIẾT TẮT Chương 1.1 Bộ Chuyển Đổi Tương Tự-Số Delta-Sigma ADC 10 Giới thiệu ADC 10 1.1.1 Định nghĩa ADC 10 1.1.2 Phân loại ADC .10 1.2 Nguyên lý hoạt động chung hệ thống delta-sigma ADC 12 1.2.1 Sampling Oversampling 13 1.2.2 Lượng tử hóa (Quantization) 13 1.2.3 Noise-shaping .14 1.3 Các thông số đánh giá hiệu ΔΣADC .15 1.3.1 Tỷ số tín hiệu nhiễu SNR (Signal to Noise Ratio) 15 1.3.2 Signal to Noise and Distortion Ratio (SNDR) .16 1.3.3 Dynamic Range (DR) 16 1.3.4 Effective Number of Bits (ENOB) 16 1.4 Single Stage Delta-sigma Modulator 17 1.4.1 First Order Delta-sigma Modulator (MOD1) 17 1.4.2 High Order Delta-sigma Modulator (MODN) .18 1.5 Tính ổn định Delta-sigma ADC .21 1.5.1 Single bit modulator .21 1.5.2 Multi bit modulator 21 1.6 Kết luận chương 22 Chương 2.1 MOSFET Và Flip-Flop 23 Giới thiệu MOSFET 23 2.1.1 Cấu tạo N-MOSFET 23 2.1.2 Đặc tính N-MOSFET 24 2.2 Giới thiệu Flip-Flop 27 2.2.1 Định nghĩa phân loại 27 2.2.2 D flip-flop 28 2.3 Kết luận chương .30 Chương Bộ Tạo Xung Clock Cho Khối Delta-sigma ADC 31 3.1 Các thông số kỹ thuật 31 3.2 Tổng quan hệ thống 33 3.3 Khối DIV1_2 khối LO_GEN 34 3.4 Khối LF_GEN .36 3.4.1 Khối Divider 36 3.4.2 Nguyên lý tạo Φ2 Φ3 37 3.4.3 Nguyên lý tạo Φ1 Φ4 38 3.5 Kết mô 39 3.5.1 So sánh kết DTG flip-flop flip-flop thông thường .39 3.5.2 Kết mô toàn mạch 40 3.6 Tóm tắt kết đạt 46 3.7 Kết luận chương .47 Kết Luận .48 Hình 3.4 Cấu trúc khối DIV1_2 Hình 3.5 Đầu khối DIV1_2 Cấu trúc hình 3.4 cho phép hai đầu QN QP có trễ so với đầu vào giống nhau, việc cho phép dùng cổng AND để tạo tín hiệu LO tạo tín hiệu có độ rộng xung giống hệt Từ cho thấy để đạt dutycycle 25% tín hiệu tương đối dễ dàng Từ hình 3.5 cho thấy để tạo tín hiệu LO cần dùng phép AND tín hiệu nhánh I với tín hiệu nhánh Q, cụ thể sau: LO_IP = IN.QN; LO_QP = IP.QN; LO_IN = IP.QP; LO_QN = IN.QP 35 Kích thước cổng AND phải lựa chọn cách phù hợp để đạt 25% duty-cycle 3.4 Khối LF_GEN LF_GEN khối tạo pha Φ có tần số cố định 400MHz—425MHz Để tạo tần số cần có khối Divider với hệ số chia tần (N) khác nhau, bit select S0, S1, S2 có tác dụng chọn lựa hệ số chia cho khối Divider Điều thể bảng 3.3 Bảng 3.3 Lựa chọn hệ số chia N fCLK fLO (GHz) (GHz) 0.8 fS S0 S1 S2 N 0.4 0 400 1.7 0.85 0 425 2.4 1.2 400 4.2 2.1 1 420 4.8 2.4 0 400 7.2 3.6 1 400 8.0 4.0 1 10 400 12 6.0 1 15 400 (MHz) 3.4.1 Khối Divider Ở bảng 3.3 thấy hệ số chia bội 2, Như vậy, để có chia ta dùng chia chia ghép nối tiếp Tương tự vậy, chia chia 3, chia 10 chia chia 5, chia 15 chia chia Do đó, để tạo khối Divider ta cần dùng chia 2, chia chia Cấu trúc khối Divider mô tả hình 3.6 36 CLK_IN Divider Divider Divider Divider CLK_O Hình 3.6 Cấu trúc khối Divider Khối Divider sử dụng chia tần Mux Các Mux có chân điều khiển hàm logic S0 S1 S2 để đầu CLK_O thỏa mãn điều kiện chia tần trình bày 3.4.2 Nguyên lý tạo Φ2 Φ3 Hai tín hiệu đầu khối DIV1_2 QP, QN đưa qua Mux để chọn lựa làm clock đầu vào khối Divider Việc đưa hai tín hiệu qua Mux giúp cho đồng LO LF dễ dàng sau Tín hiệu sau qua khối Divider có tần số 400—425MHz đạt yêu cầu tần số Các pha nhánh Q trễ nhánh I 0.25TLO ½ xung clock đầu vào Ngoài ra, Φ2 trễ so với Φ3 0.5TS thấy Φ2 Φ3 lệch pha 180o Như vậy, để tạo pha ta cần đưa tín hiệu đầu khối Divider qua flip-flop với clock CKP CKN (hai clock trình bày phần 3.2) hình 3.7 Hình 3.7 Nguyên lý tạo Φ2 Φ3 Ở hình 3.7 cho thấy, pha Φ2 Φ3 xuất thêm tín hiệu 2I’ 2Q’ Hai tín hiệu dùng để tạo Φ1 Φ4 trình bày phần sau Sau tạo Φ2 Φ3 ta dễ dàng thấy Φ3I đồng với clock đầu vào Phần 3.3 trình bày nguyên lý tạo LO cho thấy LO_IP đồng với clock 37 đầu vào Tuy nhiên, LO_IP đồng với sườn lên QN Φ3I chưa thể biết xung đồng với sườn lên hay sườn xuống QN Hai tín hiệu QP QN ngược pha đồng với clock, vậy, giả sử tần số đó, QP sau qua Divider qua hai fli-flop cho tín hiệu có sườn lên đồng với sườn lên QN lấy tín hiệu Φ3I Ngược lại, tín hiệu có sườn xuống đồng với sườn lên QN đưa tín hiệu QN qua làm tín hiệu tạo Φ3I Để làm điều này, tín hiệu điều khiển Mux phải hàm bit select S0, S1, S2 Như vậy, Mux đóng vai trò quan trọng việc đồng xung LO LF 3.4.3 Nguyên lý tạo Φ1 Φ4 1I 1Q 2I’ 2I 3I 3Q 2Q 2Q’ 4I 4Q Hình 3.8 Nguyên lý tạo Φ1 Φ4 Để tảo Φ1 Φ4, ta cần AND tín hiệu lại hình 3.8 Φ1I = Φ3I Φ2I’; Φ4I = Φ3I Φ2Q; Φ1Q = Φ3Q Φ2I; Φ4Q = Φ3Q Φ2Q’ Việc tạo Φ1 Φ4 tương tự việc tạo xung LO, cần phải lưu ý đến kích thước cổng AND để có độ rộng xung đạt yêu cầu Do tần số Φ1 Φ4 thấp nhiều so với LO nên kích thước cổng AND dùng để tạo Φ1 Φ4 khác so với kích thước cổng AND dùng để tạo LO Điều tránh khỏi hai loại AND làm việc hai tần số hoàn toàn khác 38 3.5 Kết mô 3.5.1 So sánh kết DTG flip-flop flip-flop thông thường Như trình bày phần 2.2, flip-flop thông thường chứa nhiều cổng logic so với DTG flip-flop, điều khiến cho việc hoạt động tần số cao flip-flop thông thường không hiệu DTG flip-flop Để làm rõ kết luận này, em sử dụng mạch kiểm tra cho hai chia khác nhau, cấu tạo từ DTG flip-flop lại tạo nên từ flip-flop thông thường Hình 3.9 cho thấy kết hoạt động hai tần số Clock đầu vào thấp (800 MHz), tần số này, kết chia cho thấy hai mạch chạy tốt Hình 3.9 Kết chia tần số 800 MHz Tuy nhiên, chạy tần số Clock cao (12 GHz) flip-flop thông thường thể rõ ràng khuyết điểm mình, tần số đầu bị sai lệch nhiều duty_cycle không 50%, DTG flip-flop hoạt động tốt (Hình 3.10) Điều cho thấy lựa chọn DTG flip-flop để thiết kế mạch hoàn toàn đắn 39 Hình 3.10 Kết mô chia tần số 12 GHz 3.5.2 Kết mô toàn mạch Hình 3.11 mô tả mạch mô tạo xung clock Đầu vào khối clock gồm có tín hiệu clock đầu vào ExtCLK bit select S0, S1, S2; đầu chia nối với khối buffer Mạch thiết kế công nghệ CMOS TSMC 65nm mô phần mềm Cadence với điều kiện mô 85oC Do mạch test nhiều tần số khác nên đưa kết hai trường hợp clock đầu vào có tần số 0.8 GHz 12 GHz Hình 3.11 Mạch mô tạo xung clock 40 3.5.2.1 Kết mô với tần số Clock đầu vào 0.8 GHz Hình 3.12 mô tả kết mô xung LO Do mạch mô chế độ transient (chạy theo thời gian) nên kết mô cần lấy thời điểm cuối trình mô để đảm bảo lúc mạch chạy ổn định Từ hình 3.12 cho thấy độ rộng xung LO_IP LO_IN tương đối (≈ 632.3 ps), độ rộng xung LO_QP LO_QN (≈ 630.2 ps) Tuy xung LO nhánh I nhánh Q có độ rộng xung lệch ps, giá trị không đáng kể, nữa, xung nhánh I nhánh Q theo nhánh khác nên việc xung nhánh quan trọng nhiều so với khác vủa I Q Hình 3.12 Kết mô xung LO với Clock 0.8 GHz Như vậy, tần số 0.8 GHz, xung LO đạt yêu cầu độ rộng xung (hay duty-cycle) Để kiểm tra sườn xung này, thực phép đo xung đại diện LO_IP Phép đo thực để đo sườn lên từ 10 mV đến 1.08 V đo sườn xuống từ 1.2 V đến 119 mV Hình 3.13 cho thấy sườn lên LO_IP 10.9 ps sườn xuống 10.2 ps 41 Hình 3.13 Kiểm tra sườn LO với Clock 0.8 GHz Kết mô pha Φ nhánh I Q mô tả hình 3.14 hình 3.15 Có thể dễ dàng thấy tần số pha thỏa mãn yêu cầu đtặ (400—425 MHz) Ngoài ra, đồng pha thể rõ ràng hai hình Hình 3.14 Kết mô pha Φ nhánh I với Clock 0.8 GHz 42 Hình 3.15 Kết mô pha Φ nhánh Q với Clock 0.8 GHz Hình 3.16 mô tả đồng LO_IP Φ3I, ra, trễ pha Φ3I Φ3Q thể hình với việc Φ3Q trễ so với Φ3I khoảng thời gian độ rộng xung LO_IP (0.25TLO) Hình 3.16 Kết mô đồng LO Φ với Clock 0.8 GHz 43 3.5.2.2 Kết mô với tần số Clock đầu vào 12 GHz Hình 3.17 mô tả kết mô LO với tần số Clock 12 GHz, kết cho thấy hệ thống đảm bảo duty_cycle tín hiệu 25%, độ rộng xung tín hiệu tương đối (42.33 ps 42.5 ps) Sườn xung đảm bảo nhỏ 14 ps so với thông số kỹ thuật đưa (hình 3.18) Hình 3.17 Kết mô xung LO với Clock 12 GHz Hình 3.18 Kiểm tra sườn LO với Clock 12 GHz 44 Hình 3.19 Kết mô pha Φ nhánh I với Clock 12 GHz Hình 3.20 Kết mô pha Φ nhánh I với Clock 12 GHz Kết mô pha Φ nhánh I Q thể hình 3.19 3.20, kết cho thấy tín hiệu đáp ứng yêu cầu đồng pha với mạch hoạt động tần số cao Hình 3.21 thể lệch pha nhánh I Q, tiêu biểu Φ3I Φ3Q, phần trước trình bày, Φ3Q trễ so với Φ3I 0.25TLO đáp ứng yêu cầu đặt Tuy nhiên, dễ dàng nhận thấy đồng LO_IP Φ3I hình 3.21 không tốt 45 mạch hoạt động tần số thấp Đây khó khăn trình thiết kế mạch hoạt động tần số cao Hình 3.21 Kết mô đồng LO Φ với Clock 12 GHz 3.6 Tóm tắt kết đạt Kết mô cho LO, LF so sánh với yêu cầu kỹ thuật ban đầu đề trình bày bảng 3.4 3.5 Bảng 3.4 So sánh kết mô yêu cầu kỹ thuật LO Thông số Giá trị yêu cầu Kết mô Số pha Đạt Duty-cycle 25% Đạt Non-overlapping YES Đạt Mức cao 1.2V Đạt Mức thấp 0V Đạt Sườn lên 14 ps Đạt Sườn xuống 14 ps Đạt 46 Khoảng tần số 400, 850, 1200, 2100, 2400, Đạt 3600, 4000, 6000 MHz Đồng với Φ Đồng tất tần số Đạt tần số 400—4000MHz, lệch ps 6000 MHz Bảng 3.5 So sánh kết mô yêu cầu kỹ thuật LF Thông số Giá trị yêu cầu Kết mô Số pha Đạt Non-overlapping YES Đạt Mức cao 1.2 V Đạt Mức thấp 0V Đạt Sườn lên 100 ps Đạt Sườn xuống 100 ps Đạt Khoảng tần số 400—425MHz, ứng với LO chia cho 1, Đạt 2, 3, 5, 6, 9, 10, 15 3.7 Kết luận chương Chương trình bày rõ ràng nguyên lý hoạt động khối nhỏ hình thành tạo xung clock Các kết tạo xung đáp ứng yêu cầu thiết kế đặt Tuy tần số cao (12 GHz), kết đồng chưa hoàn hảo mong đợi, sai số nhỏ bỏ qua so sánh với thông số mà yêu cầu thiết kế đặt 47 Kết Luận Bộ tạo xung clock thiết kế để tạo xung clock cho hệ thống ΔΣADC hoạt động chức yêu cầu ban đầu Báo cáo trình bày rõ ràng nguyên lý hoạt động hệ thống ΔΣADC, khác MOD1 MODn Bên cạnh đó, báo cáo giới thiệu cấu tạo hoạt động MOSFET loại flip-flop Bộ tạo xung clock thiết kế công nghệ CMOS TSMC 65nm mô phần mềm Cadence Các kết thiết kế đáp ứng yêu cầu kỹ thuật hoạt động tần số thấp (0.4—4 GHz) Khi tần số cao (6 GHz), đồng chưa đảm bảo Do vậy, hướng phát triển tương lai tiếp tục tối ưu hệ thống tiến hành layout Qua đề tài tốt nghiệp này, em phần hiểu việc thiết kế hệ thống IC tương tự, đặc biệt thiết kế mạch tạo xung clock cho dải hoạt động từ 0.4—6 GHz Một lần em xin chân thành cảm ơn TS.Phạm Nguyễn Thanh Loan tận tình giúp đỡ em trình làm đồ án 48 Tài Liệu Tham Khảo [1] http://www.allaboutcircuits.com/textbook/digital/chpt-13/flash-adc/, truy cập cuối ngày 30/12/2016 [2] Ali M.Zargar, Successive Approximation Analog to Digital Converter, San José State University, April 30,2010 [3] Richard Schreier, Trevor Caldwell, ECE1371 Advanced Analog Circuits, Lecture 1, pp 2-14 [4] Richard Schreier, Gabor C.Temes, Understanding Delta-Sigma Data Converters, Wiley-Interscience, 2005 [5] Behzad Razavi, Design of Analog CMOS Integrated Circuits, Electrical Engineering University of California, Los Angeles, 2001, pp 10-11 [6] Behzad Razavi, Design of Analog CMOS Integrated Circuits, Electrical Engineering University of California, Los Angeles, 2001, pp 13-15 [7] Behzad Razavi, Design of Analog CMOS Integrated Circuits, Electrical Engineering University of California, Los Angeles, 2001, pp 15-22 49 ... chọn đề tài Thiết kế tạo xung Clock cho chuyển đổi tương tự-số Delta- Sigma ADC làm đồ án tốt nghiệp với hi vọng hiểu hệ thống Δ ADC trau dồi thêm kiến thức thiết kế mạch công nghệ CMOS Báo cáo... nghiệp (Dùng cho cán phản biện) Giảng viên đánh giá: Họ tên Sinh viên: Nguyễn Văn Quyết MSSV: 20112054 Tên đồ án: Thiết kế tạo xung Clock cho hệ thống Delta- Sigma ADC Chọn mức điểm phù hợp cho sinh... KHOA HÀ NỘI VIỆN ĐIỆN TỬ - VIỄN THÔNG ĐỒ ÁN TỐT NGHIỆP ĐẠI HỌC Đề tài: THIẾT KẾ BỘ TẠO XUNG CLOCK CHO HỆ THỐNG DELTA- SIGMA ADC Sinh viên thực hiện: Nguyễn Văn Quyết Lớp ĐT3 – K56 Giảng viên hướng