Đang tải... (xem toàn văn)
có sơ đồ nguyên lý, sơ đồ khối và lưu đồ giải thuật và code đầy đủ cho mạch Thiết kế và mô phỏng mạch cộng trừ 32 bits dùng VHDL ...............................................................................................................................................................
ĐỒ ÁN Trang /49 MỤC LỤC Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang /49 DANH SÁCH CÁC TỪ VIẾT TẮT Từ viết tắt Cụm từ đầy đủ FPGA Field Programmable Gate Arry ASIC Application Specific Integrated Circuit VHDL Very High Density Logic HDL Hardware Description Languages Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang /49 DANH SÁCH CÁC BẢNG Bảng 4.1: Bảng thật Full Adder -25 Bảng 4.2: chân Cout: 25 Bảng 4.3: chân S: 25 Bảng 4.4: XOR -26 Bảng 4.5: AND 27 Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang /49 DANH SÁCH CÁC HÌNH Hình 2.1: quy trình thiết kế mạch 13 Hình 2.2: Logic Synthesis[3] 15 Hình 2.3: Kiểm tra dạng song[2] -15 Hình 2.4: Mapping[2] -16 Hình 3.1: Cấu trúc VHDL -19 Hình 3.2 : Các chế độ tín hiệu cổng NAND. 21 Hình 4.1: Sơ đồ khối tư cộng, trừ 32 bits[5] 25 Hình 4.2: Cấu trúc Full Adder 25 Hình 4.3: Sơ đồ thiết kế cộng 32 bits 27 Hình 4.4: Sơ đồ khối cộng. -28 Hình 4.5: Sơ đồ khối cộng trừ bit. -29 Hình 5.1: Luồng thiết kế FPGA[5] -31 Hình 2: Hiển thị Quartus 31 Hình 5.3: Những công việc thực Wizard -34 Hình 5.4: Khởi tạo project 35 Hình 5.5: Phần mềm Quartus II tạo thư mục cho dự án 35 Hình 5.6: Wizard 35 Hình 5.7: Chọn họ thiết bị thông số mong muốn -36 Hình 5.8: Hiển thị Quartus II cho Project tạo -36 Hình 5.9: Cửa sổ trình biên soạn -37 Hình 5.10: Hiển thị sau biên dịch thành công 38 Hình 5.11: Bảng tóm tắt sau chạy Analysis & Syntheis 38 Hình 5.12: Chuẩn bị tập tin vector kiểm tra -38 Hình 5.13: Cửa sổ Waveform Editor 39 Hình 5.14: Một đoạn Waveform Editor -39 Hình 5.15: Hộp thoại nhập Bus hay Node 40 Hình 5.16: Chọn node để đưa vào Waveform Editor 40 Hình 5.17: Những node cần thiết cho mô 40 Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang /49 Hình 5.18: Thiết lập giá trị kiểm tra 41 Hình 6.1: Kết mô dạng sóng cộng bit. -42 Hình 6.2: Kết mô cộng 32 bit -42 Hình 6.3: Kết mô trừ 32 bit -42 Hình 6.4: Kết mô cộng, trừ 32 bit 42 Hình 6.5: Sơ đồ khối cộng trừ 32 bits -43 Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang /49 LỜI NÓI ĐẦU Để đơn giản việc thiết kế số, người thiết kế cần ngôn ngữ chuẩn đểmô tả mạch điện Theo xu hướng phát triển giới hướng dẫn giúp đỡ tận tình thầy TS Võ Phú Thoại em chọn đề tài nghiên cứu “Thiết kế mô mạchcộng, trừ 32 bits dùng VHDL” Trong trình thực làm báo cáo, chưa có kinh nghiệm , dựa vào lý thuyết học nên báo cáo chắn không tránh khỏi sai sót Kính mong nhận góp ý, nhận xét từ phía quý Thầy, Cô để kiến thức em ngày hoàn thiện rút kinh nghiệm bổ ích áp dụng vào thực tiễn cách hiệu tương lai Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang /49 CHƯƠNG 1: GIỚI THIỆU VỀ ĐỀ TÀI THIẾT KẾ VÀ MÔ PHỎNG MẠCH CỘNG TRỪ 32BITS DÙNG VHDL 1.1 Giới thiệu đề tài Để đơn giản việc thiết kế số, người thiết kế cần ngôn ngữ chuẩn đểmô tả mạch điện Trong năm gần công nghệ điện tử phát triển nhảy vọt Các loại IC LSI ( Larga Scale Integration), VLSK ( Very LargeScale Integration) với khả tích hợp tới hàng triệu Transistor đời với nhiều ứng dụng khác Công nghệ thông tin, Điện tử viễn thông, Tự động hóa… không ngừng đáp ứng cầu xã hội Một công nghệ mới, thay cho hệ thống số trước đòi hỏi nhiều thời gian chi phí cho nghiên cứu chế tạo, công nghệ ASIC ( Application Specific Integrated Circuit) Dẫn đầu lĩnh vực sản phẩm FPGA ( Field Programmable Gate Arry) Sử dụng FPGA tối thiểu hóa nhiều công đoạn thiết kế, lắp ráp hầu hết thực máy tính Các ngôn ngữ mô phần cứng (HDL: Hardware Description Languages) ABEL, VHDL, Verilog,….Cho phép thiết kế mà mô hoạt động mạch chương trình Các chương trình mô cho phép xác định lỗi thiết kế cách dễ dàng kết thực chương trình file bit cấu hình để nạp vào FPGA để hoạt động giống mạch logic Các FPGA với khả tích hợp cao tới hàng triệu gate cấu trúc mạch tối ưu hóa mật độ tích hợp, hiệu suất cao cho phép xử lý nhanh, độ tin cao, dễ sử dụng, ứng dụng cao, đa dạng nhiều loại thiết bị điện tử Trong báo cáo em sử dụng ngôn ngữ VHDL phần mềm mô Quartus 9.0 1.2 Hướng phát triển Bộ cộng, trừ 32 bits phát triển lên thành Alu, ứng dụng cho phần mềm tính toán số Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang /49 CHƯƠNG 2: GIỚI THIỆU VỀ QUY TRÌNH THIẾT KẾ VI MẠCH 2.1 Tổng quan Thiết kế vi mạch thường chia làm loại: - Thiết kế số (Digital IC design) Thiết kế tương tự (Analog IC design) Thiết kế tín hiệu hỗn hợp (Mixed-signal design) Dù thiết kế loại qui trình thiết kế gồm giai đoạn chính: - Thiết kế luận lý (Logical design - Front End design) Thiết kế vật lý (Physical design - Back End design) Chip sau thiết kế đêm đến nhà sản xuất Các công ty tự sản xuất theo thiết kế mình, bán cho công ty khác nhờ công ty khác sản xuất cho (fabless company) Chip sau sản xuất kiểm tra kỹ lưỡng trước đến tay người tiêu dùng 2.2 Quy trình thiết kế vi mạch Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang /49 Hình 2.1: quy trình thiết kế mạch [4] Mô tả ban đầu thiết kế (Specification): + Khi xây dựng chip khả trình (FPGA) với ý nghĩa dành cho ứng dụng riêng biệt, xuất phát từ ứng dụng thực tiễn sống, đặt yêu cầu phải thiết kế IC thực tối ưu ứng dụng Bước quy trình thiết kế có nhiệm vụ tiếp nhận yêu cầu thiết kế xây dựng nên kiến trúc tổng quát thiết kế Mô tả thiết kế(Design Specification): + Trong bước này, từ yêu cầu thiết kế dựa khả công nghệ có, người thiết kế kiến trúc xây dựng nên toàn kiến trúc tổng quan cho thiết kế Nghĩa bước người thiết kế kiến trúc phải mô tả vấn đề sau: • • • • Thiết kế có khối nào? Mỗi khối có chức gì? Hoạt động thiết kế khối ? Phân tích kỹ thuật sử dụng thiết kế công cụ, phần mềm hỗ trợ thiết kế + Một thiết kế mô tả sử dụng ngôn ngữ mô tả phần cứng, VHDL hay Verilog HDL mô tả qua vẽ mạch + Một thiết kế vừa bao gồm vẽ mạch mô tả sơ đồ khối chung, vừa dùng ngôn ngữ HDL để mô tả chi tiết cho khối sơ đồ Mô chức (Function simulation): + Sau mô tả thiết kế, người thiết kế cần mô tổng thể thiết kế mặt chức để kiểm tra thiết kế có hoạt động với chức yêu cầu Tổng hợp logic (Logic Synthesis): + Tổng hợp logic trình tổng hợp mô tả thiết kế thành sơ đồ bố trí mạch (netlist) Quá trình chia thành bước: chuyển đổi mã RTL, mã HDL thành mô tả dạng biểu thức đại số Boolean dựa biểu thức kết hợp với thư viện tế bào chuẩn sẵn có để tổng hợp nên thiết kế tối ưu Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang 10 /49 Hình 2.2: logic Synthesis [3] Kiểm tra dạng sóng (Vector Waveform): + Để kiểm tra chức năng, định hệ thống thực sơ đồ dạng sóng (vector waveform) Dựa sơ đồ định ta quan sát quan hệ ngõ vào ngõ ra, thay đổi thời gian delay tín hiệu Từ ta kiểm tra chức đưa tần số hoạt động tối đa mạch Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang 33 /49 Hình 5.8: Hiển thị Quartus II cho Project tạo 3) Thiết kế đầu vào dùng VHDL a) Sử dụng soạn thảo văn Quartus II Phần làm để dùng phần mềm soạn thảo văn QuartusII Bạn bỏ qua phần bạn thích dùng soạn thảo văn khác để tạo tập tin mã nguồn VHDL mà đặt tên light.v Chọn File > New để đến cửa sổ chọn VHDL file Nhấp OK, cửa sổ soạn thảo Bước xác định tên cho tập tin tạo Chọn File > Save as để mở hộp pop–up minh họa hình 3.14 Trong hộp có nhãn Save as Type chọn VHDL File, hộp có nhãn File name gõ light Đặt dấu chọn (checkmark) hộp Add file to current Project Nhấp Save lưu tập tin vào thư mục introtutorial dẫn đến cửa sổ soạn thảo Mở rộng cực đại cửa sổ soạn thảo nhập mã VHDL vào Lưu tập tin File > Save hay nhấn tổ hợp phím Clt + S Hình 5.9: Cửa sổ trình biên soạn Chạy biên dịch cách chọn Processing > Start compilation hay nhấp vào biểu tượng trông giống hình tam giác màu tím Quá trình biên dịch trải qua nhiều giai đoạn, tiến trình báo cáo cửa sổ bên trái hình Quartus II Việc biên dịch thành công hay thất bại hộp pop–up Xác nhận điều cách nhấp OK Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang 34 /49 Hình 5.10: Hiển thị sau biên dịch thành công Hình 5.11: Bảng tóm tắt sau chạy Analysis & Syntheis Khi biên dịch hoàn thành, báo cáo biên dịch tạo Cửa sổ thay đổi kích thước, mở rộng tối đa hay đóng theo cách thông thường mở lúc cách chọn Processing > Compilation report cách chọn tiêu hình 4) Mô mạch thiết kế Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang 35 /49 Trước mạch mô tả, cần thiết phải tạo dạng sóng mong muốn (waveforms) gọi vector kiểm tra để biểu diễn tín hiệu đầu vào.Cũng cần phải xác định đầu điểm bên mạch mà người thiết kế muốn thấy.Bộ mô áp dụng vector kiểm tra cho mô hình mạch thực thi định đáp ứng mong muốn Chúng ta sử dụng Quartus II Vector Waveform để vẽ vector kiểm tra sau: a Mở Waveform Editor File > New Chọn Vector Waveform file nhấp OK b Lưu tập tin tên light.vwf Lưu ý điều làm thay đổi tên cửa sổ hiển thị Thiết lập thời gian mô mong muốn từ đến 200 ns cách chọn Edit > End time nhập 200 ns vào hộp thoại mở Hình 5.12: Chuẩn bị tập tin vector kiểm tra Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang 36 /49 Hình 5.13: Cửa sổ Waveform Editor Hình 5.14: Một đoạn Waveform Editor c Bước ta muốn đưa điểm (node) đầu vào mạch mô Nhấp Edit > Insert Node or Bus để mở cửa sổ Tiện ích Node finder có lọc dùng để tìm loại node Bởi ta muốn tìm chân đầu vào (inputs) đầu (outputs) thiết lập lọc đến Pins: all Bấm nút List để tìm đầu vào ra: Hình 5.15: Hộp thoại nhập Bus hay Node Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang 37 /49 Hình 5.16: Chọn node để đưa vào Waveform Editor Hình 5.17: Những node cần thiết cho mô Đặt x1 khoảng thời gian từ đến 100ns chắn đặt mặc định Tiếp theo đặt x2 khỏang thời gian từ 100 đến 200 ns Làm điều cách nhấp chuột vào đầu khoảng rê đến cuối khoảng làm bật khoảng chọn chọn giá trị công cụ Đặt x2 từ 50 đến 100ns từ 150 đến 200ns tương ứng với bảng thật (truth table) Giá trị định trình mô phỏng.Lưu tập tin lại Hình 5.18: Thiết lập giá trị kiểm tra Thực mô Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang 38 /49 - Mô chức năng: Để thực mô chức năng, chọn Assignments > Settings để cửa sổ Settings Bên phía bên phải cửa sổ nhấp vào Simulator để hiển thị cửa sổ chọn chế độ mô functional nhấn OK.Bộ mô Quartus II lấy đầu vào tạo đầu định nghĩa tập tin light.vwf.Trước chạy mô chức cần thiết phải tạo sơ đồ nối dây (netlist) cách chọn Processing > Generate functional simulation netlist Mô kích khởi Processing > Start Simulation hay cách nhấp biểu tượng Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang 39 /49 CHƯƠNG 6: KẾT QUẢ MÔ PHỎNG 6.1 Bộ cộng bit Kết mô dạng sóng: Hình 6.1: Kết mô dạng sóng cộng bit 6.2 Bộ cộng, trừ 32 bits Kết mô cộng: Hình 6.2: Kết mô cộng 32 bit Kết mô trừ: Hình 6.3: Kết mô trừ 32 bit Kết mô cộng, trừ: Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang 40 /49 Hình 6.4: Kết mô cộng, trừ 32 bit 6.3 Mô sơ đồ khối cộng trừ 32 bits Hình 6.5: Sơ đồ khối cộng trừ 32 bits Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang 41 /49 Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang 42 /49 CHƯƠNG 7: KẾT LUẬN 7.1 Ưu điểm, nhược điểm Ưu điểm: - Có thể sử dụng VHDL để mô quan sát kiểm tra hoạt động phần cứng mà không cần dùng tới mạch kiểm tra đắt tiền Ðiều hữu ích trường đại học Nhược điểm: - VHDL ngôn ngữ phức tạp ngôn ngữ dễ học dễ làm chủ - Chỉ mô chưa đưa vào chip thực tế - Giới hạn cộng trừ từ [-231,231] ,[-2.147.483.648,2.147.483.648] 7.2 Khả ứng dụng thực tế - Bộ cộng, trừ 32 bits phát triển lên thành Alu, ứng dụng cho phần mềm tính toán số Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang 43 /49 TÀI LIỆU THAM KHẢO [1] Giới thiệu ngôn ngữ mô http://www.dientuchiase.com/2015/01/vhdl-la-gi-gioi-thieu-ngon-ngu-mo-phong.html [2] Giới thiệu ngôn ngữ mô http://www.semiconvn.com/home/tin-tuc-vi-mach/tin-tuc-vi-mach/8273-tong-quan-vethiet-ke-vi-mach.html [3] Tổng quan thiết kế vi mạch http://es-viet.com/threads/tong-quan-ve-thiet-ke-vi-mach.225/ [4] So sánh FPGA ASIC http://www.semiconvn.com/home/hoc-thiet-ke-vi-mach/bai-hc-vi-mch/9842-so-sanhthiet-ke-fpga-voi-asic.html [5] Tài liệu ly_thuyet (compatibility mode) Trung tâm nghiên cứu đào tạo thiết kế vi mạch [6] Sơ đồ tư http://www.tgm.vn/ttgbcy-c7-so-do-tu-duy-mindmap/ [7] Tống Văn On, Thiết kế vi mạch CMOS VLSI [8] Trần Thị Thu, Trương Thị Bách Ngà, Nguyễn Thị Lưỡng, Giáo trình điện tử Thiết kế mô mạch cộng, trừ 32 bits dùng V HDL ĐỒ ÁN Trang 44 /49 PHỤ LỤC Code sử dụng đề tài: Bộ Full adder: Bộ xor: library ieee; use ieee.std_logic_1164.all; entity add is library ieee; port(A,H,Cin: in std_logic; use ieee.std_logic_1164.all; S,cout: out std_logic); entity xorb is end add; architecture fa ofinadd is port(B0,addsub: std_logic; begin H: out std_logic); Cout