Phần 2: Tổng quan trình phương pháp thiết kế hệ thống VLSI Chu trình thiết kế hệ thống VLSI: - Các bước thực - Nội dung bước Các xu hướng công nghệ chu trình thiết kế VLSI Các phương pháp đóng gói chip Chu trình thiết kế hệ thống - Xác định tiêu kỹ thuật hệ thống + Các tiêu kỹ thuật hệ thống biểu diễn mức cao hệ thống Trong trình này, yếu tố thường quan tâm bao gồm: chất lượng hoạt động hệ thống, tính năng, kích thước vật lý (kích thước die (nhân chip)) hệ thống - Thiết kế kiến trúc hệ thống + Giai đoạn thực việc thiết kế kiến trúc hệ thống Các vấn đề cần quan tâm thiết kế kiến trúc hệ thống việc lựa chọn kiến trúc tập lệnh giảm nhỏ (RISC - Reduced Instruction Set Computer) hay kiến trúc tập lệnh phức tạp (CISC - Complex Instruction Set Computer), sô lượng lô-gíc số học (ALU), đơn vị dấu phẩy động (floating point unit), số lượng cấu trúc pipeline, kích cỡ nhớ đệm (caches - Thiết kế chức hoạt động hệ thống + Bước thực việc xác định (identify) khối chức hệ thống Bên cạnh xác định yêu cầu kết nối khối chức Cùng với việc định khối chức độ lớn diện tích, công suất tiêu thụ loạt tham số khác khối chức cần ước lượng Sau khía cạnh hoạt động tổng quát hệ thống xem xét mà không cần tiết hóa thông tin việc thực cụ thể khối - Thiết kế lô-gic – + Trong giai đoạn thiết kế này, chu trình điều khiển, độ rộng từ, vị trí ghi, phép toán số học, phép toán lô-gíc thiết kế dạng thiết kế chức suy (drive) thử nghiệm - Thiết kế mạch hệ thống + Mục đích việc thiết kế mạch phát triển mạch điện cụ thể dựa thiết kế lô-gíc có bước trước Các biểu thức Boolean chuyển đổi sang biểu diễn mạch điện thông qua việc xem xét đến yêu cầu tốc độ công suất tiêu thụ thiết kế ban đầu - Thiết kế vật lý – +Sau thiết kế mạch hệ thống hoàn thành, chúng chuyển đổi sang biểu diễn hình học Nói cách khác, bước thiết kế vật lý thực xếp trải (layout) thành phần mạch Việc thực thông qua việc chuyển đổi thành phần mạch điện sang dạng biểu diễn hình học (cụ thể hóa hình dạng lớp) tương ứng - Sản xuất chíp + Các liệu layout thường gửi tới phòng sản xuất (fab) dạng băng (tape), trình thường gọi trình xuất băng (Tape Out) Các liệu layout chuyển đổi (hoặc phân chia - fractured) thành mặt nạ quang khắc (photo-lithographic mask) cho lớp tương ứng - Đóng gói, kiểm tra debugging +Sau chíp sản xuất wafer, chúng cắt riêng rẽ Mỗi chíp đóng gói kiểm tra để đảm bảo chúng thỏa mãn tiêu kỹ thuật thiết kế hoạt động với chức thiết kế Các xu hướng công nghệ chu trình thiết kế vhdl Trong thực tế, có nhiều xu công nghiệp sản xuất chíp điện tử đưa làm thay đổi lớn chu trình Trong phải kể đến là: - Tăng trễ liên kết - Increasing interconnect delay - Tăng diện tích kết nói - Increasing interconnect area - Tăng số lượng lớp kim loại - Increasing number of metal layers - Tăng yêu cầu hoạch định trước - Increasing planning requirements - Tổng hợp – Synthesis + Tổng hợp lô-gíc - Logic Synthesis + Tổng hợp mức cao Các phương pháp đóng gói chip Các chíp sử dụng bảng mạch in (PCB - Printed Circuits Boards) đóng gói gói hai hàng chân (Dual Inline Package), với mảng lưới chân (Pin Grid Array), với mảng lưới đầu (Ball Grid Array) gói phẳng vuông (Quad Flat Package) Các chíp sử dụng khối đa chíp (Multi-Chip Modules) không cần đóng gói, chíp MCM thường sử dụng trần Phần 3: Tổng quan công nghệ CMOS Công nghệ bán dẫn Silic: - Đặc điểm, ứng dụng - Quá trình quang khắc - Quá trình khắc tia điện tử - Khuếch tán lựa chọn - Quá trình tạo cửa - Quá trình ô – xi – hóa - Quá trình tạo Wafer Các trình công nghệ CMOS: - Quá trình tạo cổng MOSFET (n – MOS/ p – MOS) đơn giản - Quá trình tạo giếng (p – well, n – well) - Quá trình tạo giếng đôi (twin – tube) - Quá trình sản xuất cổng CMOS đế cách ly (SOI) Quá trình công nghệ CMOS cho cổng đảo đơn giản Bài giải Công nghệ bán dẫn Silic: 4.1 Đặc điểm, ứng dụng 4.1.1 Đặc điểm Si-líc chất chất bán dẫn mà trở kháng điện có giá trị nằm vùng trở kháng điện chất dẫn điện chất cách điện Tính dẫn điện si-líc gia tăng nhiều lần (over several orders of magnitude) cách đưa số nguyên tử tạp chất (dopant) vào lưới tinh thể si-líc Các dopant tạo điện tử (electron) tự lỗ trống (hole) Các nguyên tử tạp chất sử dụng điện tử gọi acceptor chúng nhận số điện tử vốn có nguyên tử si-líc tạo khoảng trống hay gọi lỗ trống Tương tự, nguyên tố mà cung cấp điện tử gọi donor Nếu si-líc có chứa chủ yếu hạt donor gọi bán dẫn loại n chứa chủ yếu hạt acceptor gọi bán dẫn loại p Khi bán dẫn loại n p ghép với nhau, tiếp xúc vùng n p tạo lớp tiếp giáp (junction) Bằng cách xếp đặt (arrange) lớp tiếp giáp theo cấu trúc vật lý kết hợp với cấu trúc vật lý khác, tạo nhiều loại thiết bị bán dẫn Trải qua thời gian nhiều năm, trình xử lý chất bán dẫn si-líc (silicon semiconductor processing) phát triển nhiều kỹ thuật phức tạp tạo lớp tiếp giáp nhiều cấu trúc khác có tính chất đặc biệt 4.1.2 Ứng dụng Các ứng dụng giải tần làm việc: Các công nghệ giải tần làm việc cho phép: 4.2 Quá trình quang khắc (tìm thêm cách thức hoạt động) - Quá trình quang khắc - Quá trình quang khắc sử dụng để xử lý cách có lựa chọn lớp hình ảnh mong muốn 2D từ mặt nạ vào bề mặt đế Phủ lớp cản quang ( photoreist)→ Chiếu UV qua mặt nạ mẫu → Loại bỏ vùng chất cản quang bị chiếu (chất cản quan dương)/ không bị chiếu (chất cản quang âm) - Quá trình quang khắc thực cách lặp lặp lại cho lớp với mặt nạ riêng rẽ cho lớp - Chất cản quang âm sử dụng chất cản quan dương độ phân giải (resolution) chất cản quang dương - Với hệ thống/ thiết bị sử dụng công nghệ μ mật độ cao trình quang khắc thay trình khắc tia điện tử (Electron Beam lithography-EBL) Mẫu tạo trực tiếp từ liệu số Có thể thực trực tiếp ( Không cần ảnh mặt nạ trung gian) Các mẫu khác tiến hành vùng Wafer khác Sự thay đổi mẫu dễ dàng nhanh gọn Bề rộng giới hạn giảm nhỏ ~0.5μ (~0.8μ với UV) Giá thành trang thiết bị cao Thời gian cần thiết để hoàn thành trình cho Wafer lớn - Vùng không bao phủ lớp cản quang cứng hóa lớp SiO2 khắc - Có hai phương pháp khắc phổ biến: Sử dụng dung dịch hóa học (axit HF) – Wet etching Sử dụng trình plasma- Dry etching - Quá trình khắc tia điện tử Giống với quang khắc bình thường có số khác biệt sau • • • Vì dùng chùm điện tử nên có khả tạo chùm tia hẹp nhiều so với ánh sáng, tạo chi tiết có độ phân giải cao kích thước nhỏ nhiều so với quang khắc, đồng thời dễ dàng tạo chi tiết phức tạp Chùm điện tử điều khiển quét bề mặt mẫu cách cuộn dây nên vẽ trực tiếp chi tiết mà không cần mặt nạ quang khắc Phương pháp EBL chậm nhiều so với quang khắc công nghệ quang khắc dòng (tia) điện tử (EBL) trở thành (emerged) đối thủ cho việc tạo mẫu khắc ảnh đạt đường có bề rộng nhỏ cỡ 0,5µm Điểm mạnh công nghệ EBL chỗ: Các mẫu tạo trực tiếp từ liệu số Không cần thiết ảnh cứng trung gian mặt nạ, nói cách khác, trình thực thực cách trực tiếp Các mẫu khác phân chia khu khác wafer mà không gặp khó khăn Sự thay đổi mẫu tiến hành cách nhanh gọn Đây công nghệ có giá thành cao thời gian để truy suất điểm wafer 4.3 Quá trình khắc tia điện tử Quá trình loại bỏ có lựa chọn phần SiO thực cách bao phủ lên bề mặt lớp SiO lớp chống a-xit ăn mòn trừ vùng mà cần tạo cửa sổ cho trình khuếch tán lựa chọn Lớp SiO loại bỏ nhờ kỹ thuật khắc Chất chống a-xít ăn mòn thường vật liệu hữu nhạy sáng gọi lớp cản quang (PR - photoresit), loại vật liệu mà bị polymerized tia cực tím (UV) Khi tia cực tím xuyên qua mặt nạ với mẫu định sẵn, lớp bao phủ bị polymerized nơi mà mẫu xuất Vùng bao phủ không bị polymerized loại bỏ nhờ dung dịch hữu Quá trình khắc lớp SiO tiến hành sau Trong trình thiết lập sử dụng lớp cản quang (PR) kết hợp với việc chiếu tia cực tím, khúc xạ xung quanh cạnh mẫu mặt nạ mức độ xếp thẳng cho phép bị hạn chế với độ rộng đường cỡ khoảng 1,5µm đến 2µm 4.4 Khếch tán lựa chọn Để tạo loại si-líc khác nhau, tức chứa phần tỷ lệ khác tạp chất donor acceptor, trình xử lý thêm cần thực Vì vùng phải định vị xác định kích thước cách xác, phương pháp (phương tiện - mean) để đảm bảo việc thực cần thiết Khả lớp SiO2 hoạt động rào chắn trình đưa vào (doping) tạp chất yếu tố quan trọng trình gọi trình khuếch tán lựa chọn Lớp SiO sử dụng mặt nạ mẫu (pattern mask) Các vùng bề mặt wafer si-líc chỗ SiO cho phép nguyên tử dopant qua vào wafer làm thay đổi tính chất si-líc Vùng bề mặt mà có lớp SiO bao phủ ngăn chặn thâm nhập nguyên tử dopant Như vậy, trình khuếch tán lựa chọn yêu cầu : • Tạo cửa sổ lớp SiO2 hình thành bề mặt wafer • Loại bỏ phần SiO2 (không loại bỏ si-líc) với kỹ thuật khắc thích hợp • Đưa phần si-líc lộ nguồn tạp chất 4.5 Quá trình tạo cổng Các bước cần thiết trình tạo cồng si-líc điển hình liên quan đến trình sử dụng mặt nạ quang (photomasking) trình khắc ô-xít (oxide etching), trình lặp số lần suốt trình thực Các bước trình tạo cổng wafer khắc mẫu SiO Đầu tiên, tâm wafer phủ lớp SiO dày, gọi vùng (field) ô-xít Vùng ô-xít khắc tới lớp si-líc nơi mà transistor định vị, Sau lớp mỏng điều khiển xác SiO hình thành bề mặt lớp silíc bị hở Đây gọi ô-xít cực cổng hay vùng ô-xít mỏng hay thinox , Tiếp đến si-líc đa tinh thể lắng toàn bề mặt wafer khắc để tạo thành kết nối cổng transistor Vùng thinox không bao phủ si-líc đa tinh thể sau khắc Toàn wafer sau đưa vào chịu tác động nguồn dopant, kết tiếp giáp khuếch tán hình thành lớp đế si-líc đa tinh thể đưa vào với loại dopant cụ thể Điều làm giảm trở kháng si-líc đa tinh thể Chú ý rằng, tiếp giáp khuếch tán hình thành cực máng cực nguồn transistor MOS Các cực tạo vùng mà cực si-líc đa tinh thể không che phủ vùng đế bên Quá trình thường gọi trình tự xếp cực máng cực nguồn không mở rộng phần cực cửa Cuối cùng, toàn cấu trúc lại bao phủ lớp SiO lỗ liên kết khắc để tạo tiếp xúc với lớp bên Nhôm kim loại bốc bay khắc để hoàn thành thành phần kết nối cuối 4.6 Quá trình ô – xi – hóa Có nhiều cấu trúc kỹ thuật sản xuất sử dụng để làm mạch tích hợp dựa tính chất ô-xit si-líc, SiO2 Do việc sản xuất tin cậy SiO2 quan trọng Việc ô-xi-hóa si-líc đạt cách nung wafer si-líc môi trường ô-xi-hóa chẳng hạn khí ô-xi nước Có hai phương pháp ô-xi-hóa phổ biến là: • Ô-xi-hóa ướt - Wet Oxidation: Đây trình ô-xi-hóa môi trường ô-xi-hóa có chứa nước Nhiệt độ lò nung thường giữ khoảng 900 oC đến 1000oC Quá trình ô-xi-hóa ướt trình xử lý nhanh • Ô-xi-hóa khô - Dry Oxidation: Quá trình ô-xi-hóa khô trình ô-xi-hóa môi trường ô-xi-hóa chứa khí ô-xi nguyên chất Nhiệt độ lò nung thường giữ mức 1200 oC để đạt tốc độ hình thành hợp lý • Quá trình ô-xi-hóa trình tiêu tốn si-líc Do SiO tích xấp xỉ lần thể tích si-líc, lớp SiO2 hình thành hai phương thẳng đứng 4.7 Quá trình tạo Wafer Vật liệu thô sử dụng nhà máy sản xuất chất bán dẫn đại wafer hay đĩa silíc (silicon disk) với đường kính thay đổi từ khoảng 75mm đến 150mm bề dày nhỏ 1mm Các Wafer cắt từ thỏi si-líc đơn tinh thể si-líc (ingots of single crystal silicon) mà thỏi kéo từ phần nấu chảy si-líc đa tinh thể nguyên chất Phương pháp gọi phương pháp Czochralski phương pháp phổ biến để sản xuất vật liệu đơn tinh thể Một lượng có điều khiển tạp chất thêm vào trình nóng chảy để tạo tinh thể với tính chất điện mong muốn Định hướng tinh thể (crystal orientation) định tinh thể mồi (seed crystal) nhúng (dip) vào dung dịch nóng chảy để khởi đầu (initiate) trình hình thành tinh thể đơn Dung dịch nóng chảy chứa nồi nấu thạch anh (quartz crucible) bao bọc lò nung than (radiotor graphite) Lò than đốt cảm ứng từ cao tần (radio frequency induction) trì nhiệt độ cao nhiệt độ nóng chảy si-líc vài độ (≈1425oC) Không khí phía bên lò thường khí hê-li (He) a-gông (Ar) Sau tinh thể mồi nhúng vào phần tan chảy, tinh thể mồi rút cách từ từ theo phương thẳng đứng khỏi nồi nấu đồng thời quay tròn Phần tan chảy si-líc đa tinh thể làm chảy phần mũi mồi (seed) kéo lên, trình đông kết (refreezing) xảy Khi phần tan chảy đông kết, hình thành tinh thể đơn theo tinh thể mồi Quá trình tiếp tục hết dung dịch tan chảy si-líc đa tinh thể Đường kính kéo định vận tốc kéo mồi vận tốc quay kéo Vận tốc hình thành tinh thể đơn thường khoảng từ 30 đến 180mm/giờ Quá trình cắt thành wafer thường thực lưỡi cắt kim cương (? internal cutting edge diamond blades) Các wafer thường có độ dày từ 0.25 đến 1.0mm phụ thuộc vào đường kính Sau cắt, mặt đánh bóng tạo mặt phẳng gương vết xước Các trình công nghệ CMOS 5.1 Quá trình tạo cổng MOSFET (n – MOS/ p – MOS) đơn giản 5.1.1 n-MOS Lôgíc nMOS sử dụng tranzito MOSFET để xây dựng cổng lôgíc mạch số Tranzito nMOS có ba chế độ hoạt động: ngắt (cut-off), triode, bão hoà (saturation) Các tranzito MOSFET loại n gọi "mạng pull-down" lối đường điện áp thấp (tiếp đất) Điều có nghĩa tranzito hoạt động lối nối trực tiếp với đường điện áp thấp (thông thường vôn) xuất dòng điện đường điện áp thấp lối Một điện trở nối lối đường điện áp cao (thông thường điện áp nguồn nuôi) Ví dụ cho thấy cổng NOR xây dựng lôgíc nMOS Nếu hai lối vào A B có mức điện áp cao (lôgíc '1', = True) tranzito tương ứng với lối vào có mức cao động kết lối có mức điện áp thấp (lôgíc '0') Điện trở lối đường điện áp thấp lúc nhỏ Khi hai lối vào điều mức cao (lôgíc '1') lúc hai tranzito hoạt động điện trở đường điện áp thấp lối lại nhỏ Chỉ trường hợp hai lối vào hai tranzito có mức điện áp thấp hai tranzito cấm (không hoạt động) lối nối lên đường điện áp cao (nối nguồn) có mức lôgíc '1' => hoạt động theo bảng thật cổngNOR 5.1.2 p-MOS 5.2 Quá trình tạo giếng 5.2.1 p-well Bắt đầu đế (wafer) loại n với nồng đồ tạp chất vừa phải, từ tạo giếng loại p cho thiết bị (còn gọi transistor) kênh n, tạo transistor kênh p đế n nguyên thủy mức mặt nạ không tổ chức theo chức thành phần mà chúng phản ánh bước trình Mặt nạ định giếng p (p-well) (hay gọi ống p - p-tub): transistor kênh n hình thành giếng Vùng ô-xít khắc bỏ phép khuếch tán sâu Mặt nạ gọi lớp ô-xít mỏng, hay mặt nạ thinox định vùng có lớp ô-xít mỏng cần thiết để thực cổng transistor cho phép thực để tạo khuếch tán loại n p cho vùng cực nguồn cực máng transistor Vùng ô-xít khắc đến bề mặt lớp si-líc sau lớp ô-xít mỏng hình thành vùng Các khái niệm (term) khác liên quan đến mặt nạ bao gồm vùng tích cực (active area), vùng đảo (island), đỉnh nhô Trong công nghệ nMOS, mặt nạ mặt nạ cho trình khuếch tán Việc xác định (definition) cổng si-líc đa tinh thể hoàn thành Quá trình liên quan đến việc bao phủ bề mặt với lớp si-líc đa tinh thể sau khắc theo mẫu yêu cầu (theo hình c mẫu chữ U ngược) Như ý phần trước, vùng cổng "poly" dẫn đến việc tự xếp vùng cực nguồn-máng Một mặt nạ p+ sau sử dụng để đánh dấu (indicate) vùng ô-xít mỏng (và si-líc đa tinh thể) vùng cấy p+ Do khu vực ô-xít mỏng bị hở mặt nạ p+ trở thành vùng khuếch tán p+ Nếu vùng p+ đế n transistor kênh p dây dẫn loại p tạo Nếu vùng p + đế loại p, liên kết điện trở (ohmic) với giếng p tạo Một liên kết điện trở mối liên kết có trở kháng tự nhiên mà khả lọc (giống đi-ốt) Nói cách khác, tiếp xúc (tiếp xúc p-n ) Và dòng điện chạy theo hai chiều liên kết Kiểu mặt nạ gọi mặt nạ chọn chọn vùng transistor vùng loại p Bước thường sử dụng phần bù (complement) mặt nạ p+, mặt nạ khác thường không cần thiết Sự thiếu vắng vùng p+ phía lớp ô-xít mỏng vùng vùng khuếch tán n + n-thinox n-thinox giếng p xác định transistor loại n dây dẫn, Một trình khuếch tán n + đế loại n cho phép tạo liên kết điện trở Theo sau trình này, bề mặt chíp bao phủ lớp SiO2 Các điểm cắt liên kết xác định sau Quá trình liên quan đến việc khắc sâu lớp SiO xuống tận bề mặt cần liên kết, Việc cho phép kim loại (ở bước tiếp theo) liên kết vùng khuếch tán vùng si-líc đa tinh thể với Việc phủ kim loại lên bề mặt tiến hành tiếp sau việc khắc có lựa chọn Đến bước cuối wafer xử lý để chống ăn mòn mở đến chân đế nối (bond pad) phép thực việc nối dây Việc xử lý chống ăn mòn bảo vệ bề mặt si-líc khỏi bị nhiễm bẩn thâm nhập vào làm thay đổi hoạt động mạch cách không mong muốn Các bước phụ thêm bao gồm bước điều chỉnh mức ngưỡng để thiết lập mức điện ngưỡng cho thiết bị kênh n kênh p Quá trình khuếch tán giếng p phải tiến hành với thận trọng cao mật độ pha tạp (doping) giếng p xuyên sâu ảnh hưởng đến mức điện ngưỡng phá vỡ mức điện áp ngưỡng thiết bị kênh n Để đạt mức điện áp ngưỡng thấp (cỡ 0,6-1,0V) cần phải có giếng khuếch tán sâu trở kháng giếng phải cao (high well resistivity) Các tiếp giáp sâu kéo theo không gian transistor n p lớn tính chất phía trình khuếch tán (due to lateral diffusion) Và kết yêu cầu chíp có diện tích lớn Mặt khác, trở kháng cao làm gia tăng vấn đề chốt (latch-up) Nhằm đạt mức điện ngưỡng hẹp chấp nhận trình p-well, mật độ giếng phải cỡ gấp đôi mật độ doping đế, cách tạo hiệu ứng thân (body effect) cho thiết bị kênh n có lớn cho transistor kênh p Hơn nữa, mật độ cao này, transistor kênh n hứng chịu tăng mức dung kháng cực nguồn/máng với giếng p Nhìn chung, transistor kênh n sản xuất từ trình thường chất lượng transistor tương ứng sản xuất đế nguyên thủy (không có giếng) Do đó, mạch có transistor kênh n có xu hoạt động chậm hơn, chẳng hạn với trình tải suy yếu nMOS điển hình (a typical nMOS depletion load process) Sự suy giảm chất lượng hoạt động mạch đợi (dự đoán) số cấu trúc lô-gíc Vì điện trở giếng p thường cỡ khoảng 1-10kΩ cho ô vuông (per square), giếng phải tiếp đất cách cho giảm thiểu điện rơi dòng thâm nhập đế tập hợp giếng p Trong trình tạo giếng p, đế kiểu n kết nối với nguồn cung cấp điện áp dương (VDD) qua tiếp xúc (contact) gọi tiếp xúc đế V DD, giếng phải nối với nguồn cung cấp điện áp âm (VSS) qua tiếp xúc đê VSS Một đặc tính thú vị tiếp xúc VSS kết nối phía đế sử dụng Điều so sánh với công nghệ nMOS, kết nối mặt sau thường sử dụng Tiếp xúc mặt sau VDD sử dụng, nhiên kết nối mặt thường chọn chúng cho phép làm giảm trở kháng kí sinh, trở kháng gây tượng latch-up Các kết nối đế tạo thành cách đặt vùng p+ giếng p (các kết nối VSS) vùng n+ đế loại n (các kết nối VDD) Trong trình sản xuất nay, si-líc đa tinh thể thường pha tạp n + Giai đoạn pha tạp p+ làm giảm pha tạp đa tinh thể dẫn đến si-líc đa tinh thể bên vùng p + có trở kháng cao si-líc đa tinh thể bên vùng Sự mở rộng suy giảm ảnh hưởng đến chất lượng liên kết kim loại-si-líc đa tinh thể bên vùng p+ 5.2.2 n-well điểm lợi trình n-well sản xuất dây chuyền công nghệ nMOS truyền thống Do trình thường tái thích nghi (retrofit) Các bước sản xuất n-well điển hình tương tự với trình tạo p-well, ngoại trừ giếng n sử dụng Bước tạo mặt nạ xác định vùng giếng n Quá trình theo sau trình cấy (implant) phốt-pho liều lượng thấp tiến hành nhiệt độ cao để tạo thành giếng n Độ sâu giếng được tối ưu hóa để đảm bảo chống lại phá vỡ khuếch tán p + đế loại p mà thỏa hiệp (compromise) chia tách giếng n n- Các bước định thiết bị khuếch tán khác, để hình thành vùng ô-xít, nút cắt liên kết, trình phủ kim loại Một mặt nạ n-well sử dụng để xác định vùng giếng n, đối lập với mặt nạ p-well trình p-well Một mặt nạ n + sử dụng để xác định (define) transistor kênh n tiếp xúc V DD Một cách khác, sử dụng mặt nạ p + để định transistor kênh p, mặt nạ thường bù (complement of each other) Vì có khác độ linh động dòng hạt mang điện (charge carrier) trình n-well tạo đặc tính kênh p không tối ưu, chẳng hạn dung kháng tiếp xúc cao hiệu ứng thân cao (trong cách mà trình p-well ảnh hưởng lên transistor kênh n) Tuy nhiên, nhiều thiết kế CMOS có số thiết bị kênh n kênh p nhiều hơn, ảnh hưởng tổng thể chất lượng hoạt động thấp transistor kênh p giảm thiểu thiết kế cách cẩn thận Như vậy, công nghệ n-well mang lại điểm mạnh rõ rệt, đặc tính thiết bị tối ưu yêu cầu với transistor kênh n mà không cần thiết cho transistor kênh p Và đó, thiết bị kênh n sử dụng để tạo thành phần lô-gíc với tốc độ mật độ cao, thiết bị kênh p đóng vai trò thiết bị kéo-lên (pull-up) Các mạch vào (I/O) loại n đầy đủ sử dụng để tận dụng điểm lợi 5.3 Quá trình tạo giếng đôi (twin – tube) Công nghệ CMOS ống đôi (twin-tub) cung cấp sở cho việc tối ưu hóa phân tách transistor loại n loại p cho phép việc tối ưu điện ngưỡng, hiệu ứng thân, độ lợi với thiết bị kênh n kênh p thực cách độc lập Một cách tổng quát, trình xuất phát từ vật liệu đế n + đế p- với lớp epitaxi pha nhẹ nhằm chống lại vấn đề latch-up Mục tiêu epitaxy (có nghĩa xếp dựa theo) để hình thành lớp si-líc có độ tinh khiết cao với độ dày kiểm soát nồng độ hạt dopant xác định (determine) cách xác phân bố đồng khắp lớp Các tính chất điện lớp định hạt dopant mật độ si-líc Thứ tự trình, tương tự với trình p-well trình hình thành ống nơi mà giếng p giếng n sử dụng, yêu cầu bước sau: • Tạo ống • Khắc lớp ô-xít mỏng • Cấy cực nguồn cực máng • Xác định nút cắt liên kết • Phủ lớp kim loại 22 Các loại trễ: định nghĩa tính toán Phần 7: Bài giảng Thiết kế hệ thống VLSI 23 Các chiến lược clock thiết kế • - Chiến lược đồng hồ 2-pha giả - Pseudo 2-phase clocking: Chiến lược đồng hồ 2-pha giả sử dụng sơ đồ đồng hồ nMOS không chồng lấn 2-pha thêm φ1 • - đồng hồ bù Do đó, có φ1, φ2, hay lên đến bốn pha đồng hồ để chạy vòng quanh chíp Thông thường, hai đồng hồ chủ (master) phân bố với đệm cục để tạo đồng hồ cục Chiến lược đồng hồ 2-pha - 2-phase clocking: Trong số trường hợp, mong muốn giảm số lượng đường dẫn nhịp đồng hồ cần định tuyến xung quanh chíp Một phương pháp giải vấn đề sử dụng đồng hồ 2-pha sử φ dụng φ, • φ2 kiểu xếp (type arrangement) Chiến lược đồng hồ 4-pha: - - Việc bổ sung pha "giữ" (hold) làm đơn giản hóa việc thiết kế lô-gic mạch động Điều kết việc loại bỏ chia sẻ nạp chu kỳ đánh giá Tuy nhiên, mạch lô-gic 4-pha có nhược điểm số lượng đồng hồ mà phải tạo • Chiến lược đồng hồ giả 4-pha? Chúng ta sử dụng đồng hồ 4-pha phương án tổng quát cho mạch lô-gic đômi-nô Tuy nhiên cách sử dụng cổng lô-gic thích hợp, tổ hợp pha tạo cách cục cho mạch có yêu cầu chiến lược đồng hồ khác 24 Cấu trúc vào/ra (nguyên tắc thiết kế) • Trong cấu trúc mạch CMOS, cấu trúc vào (I/O) yêu cầu phần lớn kỹ thiết kế mạch kèm theo với hiểu biết trình sản xuất cách chi tiết Do đó, không thích hợp cho thiết kế viên thiết kế hệ thống (system designer) suy ngẫm việc thiết kế đế vào Thay vào đó, hàm thư viện mô tả tốt nên sử dụng cho trình sử dụng • Tổ chức chung: - Thông thường chân đế I/O thường sản xuất với độ cao bề rộng không đổi với điểm liên kết vị trí xác định cụ thể Kích thước chân đế xác định thông thường kích thức tối thiểu mà dây hàn (a bond wire) đính vào Giá trị thường vào khoảng 150µm×150µm Ngoài ra, vị trí cố định cho V DD, VSS dây dẫn điều khiển toàn cục khác điểm mạnh 25 Bộ cộng (ưu, nhược điểm loại) Bảng 4.1: Bảng thật C A B A.B(G) 0 0 0 0 0 1 1 0 1 1 0 1 1 • A+B(P) 1 1 1 A⊕B 1 0 1 SUM 1 0 CARRY 0 1 1 Bộ cộng tổ hợp: Từ bảng thật ta có: SUM = ABC + A BC + ABC + A BC CARRY = AB + AC + BC = AB + C ( A + B ) - Ưu điểm: thiết kế cực cửa tĩnh điện CMOS cách xác hoạt động xác Nhược điểm: lựa chọn tỷ số cạnh phụ thuộc vào môi trường thiết kế - • - Bộ cộng tổ hợp động : thiết kế cộng nối tiếp Ưu điểm: có bit trễ để dẫn tín hiệu mang trở lại cộng tín hiệu mang xác lập lại tín hiệu thiết lập ban đầu Điều cho phép cộng hoạt động trừ cách xác lập tín hiệu mang chu kỳ đảo cách logic số bị trừ Nhược điểm: cực cửa tích điện phân bổ lên điểm không tích điện Ví dụ, điểm X cực cửa mang phải nạp trước cách độc lập Yêu cầu tương tự cần thiết điểm Y cực cửa tính tổng SUM • Bộ cộng cực cửa : gồm có 24 transistor, giống mạch cộng tổ hợp Ưu điểm: có thời gian trễ hai chân SUM CARRY Hơn nữa, tín hiệu chân SUM CARRY không đảo • Bộ cộng mang khóa đầu • Bộ cộng mang Manchester - Ưu điểm: không cần cực cửa mang trung gian, giá trị mang phù hợp mạch điện, giảm hiệu ứng thân (body effect) transistor • Bộ cộng khóa đầu mang nhị phân • Bộ cộng lựa chọn mang: Một cách khác để làm tăng tốc độ cộng mở rộng vùng tốc độ sử dụng cộng lựa chọn mang - • Bộ khởi tạo kiểm tra ngang bậc (parity) Chức liên quan đến cộng nhị phân việc khởi tạo kiểm tra ngang bậc (parity) Thông thường, từ 16 32 bit cần thiết để tạo bit kiểm tra ngang bậc Hàm kiểm tra có dạng: PARITY = A0 ⊕ A1 ⊕ ⊕ An • Bộ so sánh : Bộ so sánh biên độ dùng để so sánh biên độ hai sô nhị phân Bộ so sánh xậy dựng từ cộng bù, minh họa hình 4.25 (hình a) Một cách khác dùng hàm lôgic truyền qua 26 Bộ đếm (ưu, nhược điểm loại) Bộ đếm nhị phân : Các đếm nhị phân sử dụng để quay vòng thông qua dãy số nhị phân Có hai loại đếm nhị phân đếm đồng đếm không đồng • Bộ đếm không đồng bộ: Xung đồng hồ mối tầng thực đếm tầng trước nó, thời gian cần thiết để ổn định dài dãy đếm • Bộ đếm đồng bộ: Các đếm đồng yêu cầu tín hiệu ‘khóa đầu’ tạo Sơ đồ đếm đồng Trong mạch này, tầng hoạt động đơn giản chia hai tầng, với chân nối chân lối vào filp-flop D Các tầng nối tín hiệu từ Q trở lại D qua hợp kênh Việc chuyển mạch kích hoạt tín hiệu Q hai tầng trước có thực (mức cao) - Ưu điểm : tầng khóa lại đồng thời thay đổi đầu đồng thời Nhược điểm: xu hướng thiết kế phức tạp so với đếm không đồng đơn giản 27 Bộ nhân (ưu, nhược điểm loại, phương pháp mã hóa Booth, phương pháp Wallace) Mặc dù phép nhân thao tác phổ biến so với phép cộng, nhiên thành phần thiết yếu vi xử lý, xử lý tín hiệu số, engine đồ họa Dạng thức thao tác nhân bao gồm việc tạo thành tích hai số nhị phân (dương) không dấu Minh họa việc thao tác phép nhân • Mạch nhân mảng không dấu Các nhân nhanh thường sử dụng cộng lưu nhớ (CSA: Carry-Save Adder) để tính tổng tích thành phần Hình minh họa nhân mảng 4×4 cho số không dấu sử dụng mảng CSA Mỗi ô chứa cổng AND 2-đầu vào tạo thành tích thành phần cộng đầy đủ (CSA) để cộng tích thành phần vào tổng chung Bộ nhân mảng Bộ nhân mảng dạng hình chữ nhật Hàng chuyển đổi tích thành phần thứ thành dạng dư thừa lưu nhớ (carry-save redundant form) Các hàng sử dụng CSA để cộng tích thành phần tương ứng với kết dư thừa lưu nhớ (carry-save redundant result) thu từ hàng trước tạo kết dư thừa lưu nhớ N bít đầu bậc thấp (least significant) đưa trực tiếp từ CSA tổng Các bít đầu bậc cao (most significant) tới dạng dư thừa lưu nhớ yêu cầu cộng truyền nhớ M-bit thực việc chuyển đổi thành dạng số nhị phân thông thường • Ưu điểm : có lợi mặt diện tích giúp nâng cao chất lượng hoạt động giúp cho dây dẫn có độ dài nhỏ với dung kháng dây thấp Mạch nhân mảng bù 2: Phép nhân số bù khó số tích thành phần âm phải trừ Chúng ta biết bít bậc cao số bù có trọng số âm Do đó, tích tính là: M −2 N −2    P =  − y M −1 M −1 + ∑ y j j  − x N −1 N −1 + ∑ xi i    j =0 i =0    N −2 M −2 M −2  N −2  = ∑ ∑ xi y j i + j + x N −1 y M −1 M + N − −  ∑ xi y M −1 i + M −1 + ∑ x N −1 y j j + N −1    i =0 j = j =1  i =0  • Phương pháp mã hóa Booth Bảng 4.2: Các giá trị mã hóa Booth số cải tiến Các đầu vào Tích thành phần x2i+1 x2i x2i-1 PPi 0 Y Y 1 2Y 0 -2Y 1 -Y 1 -Y 1 -0(=0) Các lựa chọn Booth Xi 2Xi Mi 0 0 0 1 1 1 0 Mã hóa Booth đề xuất để tăng tốc phép nhân nối tiếp Mã hóa Booth cải tiến cho phép hoạt động song song số cao mà không tạo phép nhân 3Y khó cách thay sử dụng tích thành phần âm Quan sát thấy 3Y=4Y-Y 2Y=4Y-2Y Nhược điểm: việc tạo bội số khó khác khiến cho việc tăng số không mang lại nhiều lợi ích với nhân nhỏ 64 bít • Phép nhân Wallace  log3 / ( N / 2) Cây Wallace cần mức cộng (3,2) để giảm N đầu vào xuống thành hai đầu dạng dư thừa lưu nhớ Tuy nhiên, việc định tuyến mức trở lên phức tạp Ngoài ra, dây dẫn dài dung kháng dây lớn sơ đồ trở lên bất thường khó thực layout 28 Bộ ghi dịch: Chúng ta biết có số loại ghi dịch thường sử dụng là: • Bộ ghi dịch lô-gic: Thực việc dịch số sang trái phải điền vào vị trí trống bít Các phép dịch thường kí hiệu >> >>