Đang tải... (xem toàn văn)
Mô tả cơ chế phát hiện lỗi LRC
TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT TP.HCM KHOA ĐIỆN – ĐIỆN TỬ BỘ MÔN ĐIỆN TỬ - VIỄN THÔNG BÁO CÁO ĐỀ TÀI: MÔ TẢ CƠ CHẾ PHÁT HIỆN LỖI LRC GVHD: TS.Võ Minh Huân Nhóm 9: Nguyễn Tấn Xuân 11941037 Phạm Văn Chƣơng 11941004 Lê Quang Nhật Đông 11941008 TP.HCM, tháng năm 2014 LỜI CẢM ƠN Trong trình học tập nghiên cứu đề tài, giúp đỡ tận tình quý thầy cô khoa, đặc biệt hướng dẫn thầy Võ Minh Huân, nhóm tiếp thu nhiều kiến thứ bổ ích, rèn luyện kỹ tư sử dụng phần mềm hỗ trợ cho môn học Trong trình làm báo cáo, nhóm có hội vận dụng kiến thức mà trang bị thu nhận nhiều kiến thức thực tế từ việc nghiên cứu nguồn tài liệu phong phú, hình thành kỹ làm việc nhóm, tìm kiếm thông tin Nhờ vậy, mà nhóm tự tin kiến thức tích luỹ hình thành kỹ mềm cho thân, giúp nhóm tự tin công việc sau Một lần nữa, nhóm xin gửi lời cảm ơn chân thành đến thầy Võ Minh Huân, người hướng dẫn, giúp đỡ tạo điều kiện thuận lợi để nhóm nhóm khác hoàn thành báo cáo Đề tài môn học hoàn thành thời gian quy định đạt kết định Tuy nhiên, đề tài tương đối nhóm nên tránh khỏi sai sót Rất mong nhận đóng góp ý kiến từ thầy! Nhóm thực đề tài xin kính chúc Thầy phụ trách môn học Kỹ thuật PLD & ASIC – TS.Võ Minh Huân thật dồi sức khỏe, niềm tin để tiếp tục thực sứ mệnh cao đẹp truyền đạt kiến thức cho hệ mai sau TP.HCM, Ngày tháng năm 2014 Nhóm thực đề tài Nhóm LỜI MỞ ĐẦU Cùng với phát triển khoa học công nghệ phục vụ cho sống người, công nghệ viễn thông năm qua có bước phát triển mạnh mẽ cung cấp ngày nhiều tiện ích cho người Thế kỷ 21 chứng kiến bùng nổ thông tin, thông tin di động đóng vai trò quan trọng Nhu cầu trao đổi thông tinngày tăng số lượng, chất lượng loại hình dịch vụ kèm theo, điều đòi hỏi phải tìm phương thức trao đổi thông tin ngày ưu việt mang lại hiệu cao hơn.Các công nghệ di động viễn thông ngày phát triển nhanh chóng để hướng tới mục đích tăng tốc độ chất lượng dịch vụ nhằm đáp ứng nhu cầungày cao người thiết bị không dây bỏ túi Một khâu quan trọng việc thông tin không dây việc truyền nhận tín hiệu Điều cần thiết phải có loại mã hóa dành riêng cho kênh truyền có khả phát sai sót tín hiệu truyền tác động môi trường Để kiểm tra lỗi tín hiệu truyền đi, người ta thêm thông tin phụ vào tin (mã thừa) Mã thừa sẻ loại bỏ sau xác định xong độ xác trình truyền Có bốn dạng kiểm tra lỗi dùng mã thừa truyền liệu: VRC, LRC, CRC, Checksum Trong viễn thông, dự phòng kiểm tra theo chiều dọc (LRC) kiểm tra dư thừa ngang hình thức dự phòng kiểm tra áp dụng cách độc lập cho nhóm song song dòng bit Dữ liệu phải chia thành khối truyền tải, mà liệu kiểm tra bổ sung thêm vào Phương pháp phát lỗi LRC có độ tin cậy tương đối cao, phát sửa lỗi lỗi đơn bit Tuy nhiên, có trường hợp phương pháp LRC phát lỗi Chính vậy, nhóm thực định chọn đề tài là: “Mô tả chế phát lỗi LRC” làm đề tài báo cáo cuối kỳ môn học, với mong muốn tìm hiểu, nghiên cứu, hiểu biết thêm đề tài Trong phạm vi đề tài này, nhóm thực giới thiệu khái quát phương pháp phát lỗi LRC tiến hành mô thuật toán phương pháp LRC phần mềm Xilinx ISE Với kiến thức khả nhóm không tránh khỏi sai sót, nhóm mong nhận ý kiến đóng góp thầy TP.HCM, Ngày tháng năm 2014 Nhóm thực đề tài Nhóm MỤC LỤC Phần 1: MỞ ĐẦU I Đặt vấn đề II Các phương thức truyền III Định nghĩa phân loại lỗi IV Giới thiệu VHDL FPGA V Cơ chế phát lỗi LRC 10 Phần 2: NỘI DUNG I Sơ đồ khối 15 II Các Component 15 III Nội dung lập trình khối Khối tách truyền 19 Khối tạo mã 21 Khối kết hợp 23 Khối tách nhận 25 Khối kiểm tra 28 Khối xác nhận 29 IV Gỉai thích mô khối 30 V Testbench khối 42 VI Hệ thống máy phát Sơ đồ khối 65 Phân tích số lượng cổng 65 Kiến trúc bên 66 Mô 67 Testbench 69 Công suất 71 Tốc độ 71 VII Hệ thống máy thu Sơ đồ khối 74 Phân tích số lượng cổng 74 Kiến trúc bên 75 Mô 76 Testbench 76 Công suất 78 Tốc độ 78 Phần 3: KẾT LUẬN 81 PHẦN I: MỞ ĐẦU I Đặt vấn đề Các thiết bị mạng truyền cho đòi hỏi tính xác Tuy nhiên liệu dạng số lưu trữ, xử lí hay truyền từ máy qua máy khác bị lỗi Như truyền liệu xa qua môi trường điện thoại, dây cáp, không gian bị ảnh hưởng nhiệt độ, nhiễu đường dây, điện từ… hay lâu ngày xử lí, chuyển đổi có sai sót nhỏ làm thay đổi liệu.Trên đường truyền liệu bị nhiễu (điện, từ, ) dẫn đến sai lạc trình truyền Vì vậy, trước nhận liệu phải phát lỗi sửa lỗi để nơi nhận nhận thông tin cách xác II Các phƣơng thức truyền Có phương thức để truyền liệu : truyền song song truyền nối tiếp Truyền song song - Mỗi bit dùng đường truyền riêng Nếu có bits truyền đồng thời yêu cầu đường truyền độc lập - Để truyền liệu đường truyền song song, kênh truyền riêng dùng để thông báo cho bên nhận biết liệu có sẵn (clock signal) - Cần thêm kênh truyền khác để bên nhận báo cho bên gửi biết sẵn sàng để nhận liệu - Ví dụ: ISA, ATA, PCI,… 2.Truyền nối tiếp - Tất bit truyền đường truyền, bit tiếp sau bit tác động xung nhịp clock - Không cần đường truyền riêng cho tín truyền - Phải đảm bảo vấn đề thời gian bên phát bên nhận -> tránh xung đột - Trong phương thức truyền nối tiếp bao gồm : truyền đồng không đồng Không đồng bộ: ký tự đồng bit start bit stop Đồng bộ: khối ký tự bồng cờ SERIAL DATA TRANSIMISSION 1001 1001 1001 1001 Sender - Media Receiver Ví dụ: RS232, SPI, I2C… Bộ mã phát lỗi - Khi truyền tải chuỗi bit, lỗi phát sinh ra, bit biến thành bit hay ngược lại Ta định nghĩa tỷ lệ lỗi tỷ số sau: τ = Số bít bị lỗi / Tổng số bít đƣợc truyền -5 -8 - Tỷ lệ lỗi có giá trị từ 10 đến 10 Tùy thuộc vào loại ứng dụng, lỗi có mức độ nghiêm trọng khác nhau, cần có chế cho phép phát lỗi sửa lỗi - Các thống kê cho thấy 88% lỗi xẩy sai lệch bit 10% lỗi xảy sai lệch bit kề Chính ta ưu tiên cho vấn đề phát lỗi bit sửa đổi chúng cách tự động - Với ý tưởng thế, ta sử dụng mã phát lỗi: bên cạnh thông tin hữu ích cần truyền đi, ta thêm vào thông tin điều khiển Bên nhận thực việc giải mã thông tin điều khiển để phân tích xem thông tin nhận xác hay có lỗi H4.5 Mô hình xử lý lỗi truyền liệu - Thông tin điều khiển đưa vào theo chiến lược Chiến lược thứ gọi mã sửa lỗi (Error-correcting codes) chiến lược thứ hai gọi mã phát lỗi (Error-detecting codes) Bộ mã sửa lỗi cho phép bên nhận tính toán suy thông tin bị lỗi (sửa liệu bị lỗi) Trong mã phát lỗi cho phép bên nhận phát liệu có lỗi hay không Nếu có lỗi bên nhận yêu cầu bên gởi gởi lại thông tin Với tốc độ đường truyền ngày cao, người ta thấy việc gởi lại khung thông tin bị lỗi tốn so với việc tính toán để suy giá trị ban đầu liệu bị lỗi Chính đa số hệ thống mạng ngày chọn mã phát lỗi III Định nghĩa phân loại lỗi 1.Định nghĩa - Trong thực tế, phần thông tin bị thay đổi đường truyền liệu (do từ trường, nhiệt độ….) Chúng làm thay đổi hình dạng thời điểm tín hiệu Nếu liệu mã hóa dạng nhị phân nhiều bit bị lỗi, chuyển từ sang ngược lại chúng bị Lỗi truyền thong 2.Phân loại lỗi Có loại lỗi là: lỗi đơn bit, lỗi đa bit, lỗi đảo bit a Lỗi đơn bit - Khi truyền liệu bit khối liệu (1byte, ký tự, ) bị thay đổi từ sang ngược lại - Khi bit bị lỗi bit xung quanh không bị ảnh hưởng - Thường xảy lỗi liệu bị nhiễu trắng changed 0 0 0 0 0 1 Sender - Receiver Thường xảy truyền truyền liệu song song b Lỗi đa bit - Là lỗi mà liệu truyền có nhiều bit bị lỗi ( điều nghĩa phải lỗi xãy liên tiếp nhau) - Chiều dài lỗi tính từ bit bị lỗi đến bit bị lỗi cuối (mặc dù bit nằm không bị lỗi) Length of burt error (5 bit) Sent 0 0 0 0 1 1 Bits corrupted by burts error 1 1 1 0 0 Receiver - Thường xảy trình truyền liệu nối tiếp - Thời gian nhiễu thường dài bit tác động đến nhiều bit Số bit bị tác động phụ thuộc khoảng thời gian nhiễu tốc độ truyền c Lỗi đảo bit - Là lỗi xuất có lỗi liên tiếp đảo giá trị cho - Ví dụ 0 0 0 0 1 1 0 0 0 0 1 IV GIỚI THIỆU VỀ VHDL VÀ FPGA Ngôn ngữ VHDL VHDL ngôn ngữ mô tả phần cứng (hardware description language), mô tả hành vi mạch điện hệ thống, từ mạch điện vật lý hệ thống thực thi VHDL viết tắt VHSIC Hardware Description Language Bản thân VHSIC viết tắt Very High Speed Integrated Circuits (mạch tích hợp tốc độ cao), lần sáng lập United State Department of Defense năm 80, sau tạo VHDL Phiên VHDL 87, lần nâng cấp sau có tên HDL 93 VHDL ngôn ngữ mô tả phần cứng nguyên gốc chuẩn hóa Institue of Electrical and Electronics Engineers (IEEE), tới chuẩn IEEE 1076 Trong IEEE 1164, có chuẩn thêm vào giới thiệu hệ thống logic đa giá trị (multi-valued logic system) Động thúc đẩy dùng VHDL (hay dùng Verilog) VHDL ngôn ngữ độc lập chuẩn nhà công nghệ, nhà phân phối chúng có khả portable kế thừa cao (reusable) Hai ứng dụng trực tiếp VHDL mảng thiết bị logic lập trình (Programmable Logic Devices) (bao gồm CPLDs – Complex Programmable Logic Devices FPGAs – Field Programmable Gate Arrays) Mỗi mã nguồn VHDL viết, chúng dùng để thực thi mạch điện thiết bị lập trình (từ Altera, Xilinx, Almel, ) gửi đến xưởng chế tạo chíp ASIC Hiện này, nhiều chip thương mại phức tạp (ví dụ microcontrollers ) thiết kế dựa cách tiếp cận Một điều ý VHDL trái ngược với chương trình máy tính thông thường thực câu lệnh thực song song (concurrent) Vì lí đó, nên VHDL thường coi mã nguồn chương trình Trong VHDL có câu lệnh đặt PROCESS, FUNCTION, hay PROCEDURE thực thi Một tiện ích lớn VHDL cho phép tổng hợp mạch điện hệ thống thiết bị khả lập trình (programmable devide) (PLD FPGA) hệ ASIC FPGA FPGA (Field Programable Gate Arrays) thiết bị bán dẫn bao gồm khối logic lập trình gọi "Logic Block", kết nối khả trình Các khối logic lập trình để thực chức khối logic AND, XOR, chức kết hợp phức tạp decoder phép tính toán học Trong hầu hết kiến trúc FPGA, khối logic bao gồm phần tử nhớ Đó Flip-Flop nhớ hoàn chỉnh Các kết nối khả trình cho phép khối logic nối với theo thiết kế người xây dựng hệ thống, giống bảng mạch khả trình Một số kiến trúc FPGA cho phép cấu hình lại phần (partial reconfiguration) Có nghĩa cho phép phần thiết kế cấu hình lại thiết kế khác tiếp tục hoạt động Một ưu điểm khác FPGA, người thiết kế tích hợp vào xử lý mềm (soft processor) hay vi xử lý tích hợp (embedded processor) Các vi xử lý thiết kế khối logic thông thường, mà mã nguồn hãng cung cấp, thực thi lệnh theo chương trình nạp riêng biệt, có ngoại vi thiết kế linh động ( khối giao tiếp UART, vào/ra đa chức GPIO, thernet ) Các vi xử lý lập trình lại (re-configurable computing) chạy FPGA ứng dụng điển hình lĩnh vực như: xử lý tín hiệu số, xử lý ảnh, thị giác máy, nhận dạng giọng nói, mã hóa, mô (emulation) FPGA đặc biệt mạnh lĩnh vực ứng dụng mà kiến trúc yêu cầu lượng lớn xử lý song song, đặc biết mã hóa giải mã FPGA sử dụng ứng dụng cần thực thi thuật toán FFT, nhân chập (convolution), thay cho vi xử lý Hiện công nghệ FPGA sản xuất hỗ trợ phần mềm hãng như: Xilinx, Altera, Actel, Atmel Trong Xilinx Altera hãng hàng đầu Xilinx cung cấp phần mềm miễn phí Windows, Linux, Altera cung cấp công cụ miễn phí Windows, Linux Solaris V CƠ CHẾ PHÁT HIỆN LỖI LRC Phát lỗi - Khi truyền liệu gặp lỗi nhận trước giải mã liệu nhận đươc Test bench o Code test bench Kết mô test bench: Công suất Tốc độ Overall effort level (-ol): High Placer effort level (-pl): High Placer cost table entry (-t): Router effort level (-rl): High Starting initial Timing Analysis REAL time: secs Finished initial Timing Analysis REAL time: secs Starting Placer Total REAL time at the beginning of Placer: secs Total CPU time at the beginning of Placer: secs Phase 1.1 Initial Placement Analysis Phase 1.1 Initial Placement Analysis (Checksum:c5d) REAL time: secs Phase 2.7 Design Feasibility Check Phase 2.7 Design Feasibility Check (Checksum:c5d) REAL time: secs Phase 3.31 Local Placement Optimization Phase 3.31 Local Placement Optimization (Checksum:c5d) REAL time: secs Phase 4.2 Initial Clock and IO Placement Phase 4.2 Initial Clock and IO Placement (Checksum:c5d) REAL time: secs Phase 5.36 Local Placement Optimization Phase 5.36 Local Placement Optimization (Checksum:c5d) REAL time: secs Phase 6.3 Local Placement Optimization Phase 6.3 Local Placement Optimization (Checksum:4b75bd87) REAL time: 11 secs Phase 7.5 Local Placement Optimization Phase 7.5 Local Placement Optimization (Checksum:4b75bd87) REAL time: 11 secs Phase 8.8 Global Placement Phase 8.8 Global Placement (Checksum:669facd7) REAL time: 11 secs Phase 9.5 Local Placement Optimization Phase 9.5 Local Placement Optimization (Checksum:669facd7) REAL time: 11 secs Phase 10.18 Placement Optimization Phase 10.18 Placement Optimization (Checksum:5c783116) REAL time: 11 secs Phase 11.5 Local Placement Optimization Phase 11.5 Local Placement Optimization (Checksum:5c783116) REAL time: 11 secs Total REAL time to Placer completion: 11 secs Total CPU time to Placer completion: secs Writing design to file KET_NOI_MP.ncd Starting Router Phase : 72 unrouted; REAL time: 11 secs Phase : 72 unrouted; REAL time: 11 secs Phase : 20 unrouted; REAL time: 11 secs Phase : 20 unrouted; (Par is working to improve performance) REAL time: 13 secs Phase : unrouted; (Par is working to improve performance) REAL time: 13 secs Updating file: KET_NOI_MP.ncd with current fully routed design Phase : unrouted; (Par is working to improve performance) REAL time: 14 secs Phase : unrouted; (Par is working to improve performance) REAL time: 14 secs Phase : unrouted; (Par is working to improve performance) REAL time: 14 secs Total REAL time to Router completion: 14 secs Total CPU time to Router completion: secs Partition Implementation Status No Partitions were found in this design Generating "PAR" statistics Timing Score: (Setup: 0, Hold: 0) Generating Pad Report All signals are completely routed Total REAL time to PAR completion: 18 secs Total CPU time to PAR completion: secs VII HỆ THỐNG MÁY THU Sơ đồ kết nối Số lƣợng cổng Kiến trúc bên Mô Test bench - Code mô test bench - Kết quả: Công suất Tốc độ Overall effort level (-ol): High Placer effort level (-pl): High Placer cost table entry (-t): Router effort level (-rl): High Starting initial Timing Analysis REAL time: secs Finished initial Timing Analysis REAL time: secs Starting Placer Total REAL time at the beginning of Placer: secs Total CPU time at the beginning of Placer: secs Phase 1.1 Initial Placement Analysis Phase 1.1 Initial Placement Analysis (Checksum:4ce) REAL time: secs Phase 2.7 Design Feasibility Check Phase 2.7 Design Feasibility Check (Checksum:4ce) REAL time: secs Phase 3.31 Local Placement Optimization Phase 3.31 Local Placement Optimization (Checksum:4ce) REAL time: secs Phase 4.2 Initial Clock and IO Placement Phase 4.2 Initial Clock and IO Placement (Checksum:4ce) REAL time: secs Phase 5.36 Local Placement Optimization Phase 5.36 Local Placement Optimization (Checksum:4ce) REAL time: secs Phase 6.3 Local Placement Optimization Phase 6.3 Local Placement Optimization (Checksum:b6c912e0) REAL time: secs Phase 7.5 Local Placement Optimization Phase 7.5 Local Placement Optimization (Checksum:b6c912e0) REAL time: secs Phase 8.8 Global Placement … Phase 8.8 Global Placement (Checksum:e7be8e20) REAL time: secs Phase 9.5 Local Placement Optimization Phase 9.5 Local Placement Optimization (Checksum:e7be8e20) REAL time: secs Phase 10.18 Placement Optimization Phase 10.18 Placement Optimization (Checksum:e8c2631c) REAL time: secs Phase 11.5 Local Placement Optimization Phase 11.5 Local Placement Optimization (Checksum:e8c2631c) REAL time: secs Total REAL time to Placer completion: secs Total CPU time to Placer completion: secs Writing design to file KET_NOI_MT.ncd Starting Router Phase : 53 unrouted; REAL time: secs Phase : 53 unrouted; REAL time: secs Phase : 21 unrouted; REAL time: secs Phase : 21 unrouted; (Par is working to improve performance) Phase : unrouted; (Par is working to improve performance) REAL time: secs REAL time: secs Updating file: KET_NOI_MT.ncd with current fully routed design Phase : unrouted; (Par is working to improve performance) REAL time: secs Phase : unrouted; (Par is working to improve performance) REAL time: secs Phase : unrouted; (Par is working to improve performance) REAL time: secs Total REAL time to Router completion: secs Total CPU time to Router completion: secs Partition Implementation Status No Partitions were found in this design - Generating "PAR" statistics Timing Score: (Setup: 0, Hold: 0) Generating Pad Report All signals are completely routed Total REAL time to PAR completion: secs Total CPU time to PAR completion: secs PHẦN 3: KẾT LUẬN I Nhận xét Qua khoảng thời gian học tập nghiên cứu nhóm đạt số kết định Về nhóm hoàn thành hầu hết nhiệm vụ yêu cầu đặt - Thành tựu Sử dụng chức phần mềm Xilinx Hiểu sử dụng ngôn ngữ mô tả phần cứng VHDL Biết kiến trúc FPGA Kiến trúc hệ thống phát lỗi LRC Cơ phân tích mô tả phần cứng hệ thống ngôn ngữ mô tả VHDL Mô test bench thành công khối hệ thống Phân tích kiến trúc, công suất tốc độ hệ thống - Thiếu sót Ngôn ngữ VHDL nội dung rộng nên nhóm hiểu hết tất phần Kiến trúc FPGA lạ nhóm nên khó khăn tìm hiểu Lần đầu tiếp xúc với phần mềm Xilinx nên ngỡ ngàng chưa biết hết chức phần mềm II.Ý nghĩa hướng phát triển đề tài LRC loại mã dùng hệ thống truyền tin phát đươc lỗi khối bit Với ưu điểm dễ dàng tạo mã phát đi, bên phía nhận dễ dàng kiểm tra phát lỗi liệu sai yêu cầu gửi lại luồng liệu phát Bên cạnh mã LRC có khuyết điểm định Thứ nhất, mã phát lỗi chức sửa lỗi Thứ hai, hai (số chẵn) sai cột LRC không phát Ngày có hệ thống tạo loại mã có khả phát lỗi mà có khả sửa lỗi bên phía nhận mà không cần yêu cầu phía gửi truyền lại liệu, ví dụ mã Hamming III Công việc thành viên Vì đề tài ngôn ngữ VHDL lạ nhóm nên tất thời gian nhóm phải ngồi lại với nhau, tìm hiểu thực đề tài, vấn đề dễ sai nên người đóng góp ý kiến hoàn thành tiểu luận, công việc thành viên gần ngang [...]... tự 1 đang bị lỗi Khi bên nhận tính toán được bit VRC cho ký tự 1, nó sẽ kiểm tra với bit VRC đã nhận, và sẽ không phát hiện được lỗi Tuy nhiên, khi nó tính toán được ký tự LRC, bit 1 và 3 của ký tự này sẽ khác với những bit đó trong ký tự LRC nhận được, và sẽ phát hiện được lỗi - Tuy nhiên, ngay sơ đồ này cũng không phải là thật sự tốt Bây giờ, nếu giả sử bit 1 và 3 của ký tự 5 cũng bị lỗi, phương pháp... 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 1 1 1 0 0 0 0 0 1 0 0 0 0 - Vậy có lỗi xảy ra sau khi dữ liệu được truyền - Nhận xét Giảm tỷ lện lỗi không phát hiện được 2-4 bậc so với dùng VRC Độ tin cậy tương đối cao Có khả năng phát hiện và sửa lỗi nếu trường hợp lỗi đơn bit PHẦN II: NỘI DUNG BÁO CÁO I Sơ đồ khối - Khi truyền dữ liệu nếu gặp lỗi thì không thể nhận ra được trước khi giải mã dữ liệu nhận đươc... đi, nó sẽ được gắn vào phần đuôi 1 phần kiểm tra lỗi Bên nhận sẽ dựa vào đó để xem dữ liệu có bị lỗi hay không Data Accept Reject 101000000001010101010 Detach Data Checking function Generating function Detach Data Receive 1011101 Redundancy check Reciver Data & redundancy check 10100000000101010101 0 - Sender 101110 1 Có 4 phương pháp phát hiện lỗi: VRC, LRC, CRC, CHECKSUM a Phƣơng pháp VRC( bit chẵn... 1 và 3 của ký tự 5 cũng bị lỗi, phương pháp này sẽ không phát hiện được điểm sai - Khối dữ liệu gửi đi được gắn thêm LRC Nơi nhận sẽ đem dữ liệu nhận được tập hợp theo hàng ngang và hàng dọc.Nếu: Nếu tất cả các cột(ngang và dọc) đều =0 thì dữ liệu không bị lỗi Nếu 1 giá trị bất kỳ bằng không thì dữ liệu bị lỗi Ví dụ khối dữ liệu trên bị lỗi: VRC 1 0 1 1 0 1 1 1 0 1 1 0 1 0 1 1 1 0 0 0 1 0 1 0 1... 1 1 1 1 0 1 1 1 1 1 1 0 Data bits LRC bits - Theo chiều ngang, mỗi ký tự được thêm vào 1 bit kiểm tra chẵn lẽ như VRC, và được gọi là Kiểm tra chiều ngang VRC (Vertical Redundancy Check) - Theo chiều dọc, cung cấp thêm 1 ký tự kiểm tra, được gọi là LRC (Longitudinal Redundancy Check) - Các phép đo chỉ ra rằng việc dùng cả hai VRC và LRC giảm đi tỷ lệ lỗi không phát hiện được hai đến bốn bậc so với dùng... minh hoạ như hình dưới đây: Hình 2.3.28 Mạch tạo kiểm Parity Nhận xét: - Chỉ dò được lỗi sai số bit lẽ - Không sửa được lỗi - Ít được dùng trong truyền dữ liệu đi xa, đặc biệt ở tốc độ cao (hiệu suất truyền thông tin kém) b Phƣơng pháp LRC - Vẫn sử dụng phương pháp của VRC nhưng theo dạng 2 chiều (việc kiểm tra được thực hiện cả chiều ngang lẫn chiều dọc) - Ví dụ: Parity bit 1 0 1 1 0 1 1 1 1 1 0 1 0 1... 0 0 0 C 1 1 1 1 0 0 0 0 D 1 1 1 1 1 1 1 1 Parity1 0 0 0 0 0 0 0 0 Giả sử, dữ liệu ban đầu của các ngõ vào được cho ở bảng dưới như sau: - Chuỗi bits mã LRC ( Parity1) ban đầu khi chưa thực hiện mô phỏng là chuỗi gồm 8 bit “0” : 00000000 - Ta thực hiện phép toán logic “XOR” các cổng dữ liệu với nhau theo nguyên tắc như sau: ((A0 xor B0) xor C0) xor D0 ((A1 xor B1) xor C1) xor D1 ((A2 xor B2)... cho ta một cái nhìn cơ bản về các ngõ vào ra của các khối Khối Tách Dữ Liệu-Truyền (Detach Data - Transmit Block) COMPONENT TACH_TRUYEN PORT( data1 : IN std_logic_vector(31 downto 0); A : OUT std_logic_vector(7 downto 0); B : OUT std_logic_vector(7 downto 0); C : OUT std_logic_vector(7 downto 0); D : OUT std_logic_vector(7 downto 0)); END COMPONENT; Khối Tạo Mã LRC (Generating LRC Code Block) COMPONENT... std_logic_vector(7 downto 0); LRC : in std_logic_vector(7 downto 0); DATA2 : out std_logic_vector(39 downto 0)); end KET_HOP; ket thuc mo ta architecture Behavioral of KET_HOP is mo ta khoi ket hop begin NHAN: process (A,B,C,D ,LRC) viet ham tien trinh variable I : integer ; dung bien dem i begin for i in 0 to 7 loop dung vong lap de dem so gia tri 8 gia tri dau cho ngo ra DATA2 DATA2(i) 7 Trọng số 0 1 2 3 4 5 6 7 A 0 0 0 1 0 1 0 ... Solaris V CƠ CHẾ PHÁT HIỆN LỖI LRC Phát lỗi - Khi truyền liệu gặp lỗi nhận trước giải mã liệu nhận đươc - Khi gửi liệu đi, gắn vào phần đuôi phần kiểm tra lỗi Bên nhận dựa vào để xem liệu có bị lỗi. .. thành khối truyền tải, mà liệu kiểm tra bổ sung thêm vào Phương pháp phát lỗi LRC có độ tin cậy tương đối cao, phát sửa lỗi lỗi đơn bit Tuy nhiên, có trường hợp phương pháp LRC phát lỗi Chính vậy,... dụng, lỗi có mức độ nghiêm trọng khác nhau, cần có chế cho phép phát lỗi sửa lỗi - Các thống kê cho thấy 88% lỗi xẩy sai lệch bit 10% lỗi xảy sai lệch bit kề Chính ta ưu tiên cho vấn đề phát lỗi