CODEC GIAO TIẾP ÂM THANH ĐA NĂNG CS4215 Chương trình bày giao tiếp âm đa CS4215, mô tả chức chân, chế độ hoạt động CS4215 I GIỚI THIỆU : CS4215 mã hóa giải mã đơn chip, Stereo thuộc họ CMOS hỗ trợ âm chất lượng CD, Radio, Điện thoại nhiều phương tiện khác Các chuyển đổi tương tự -số số-tương tự lấy mẫu nhiều lần (64 * Ô 64 * δ) kết hợp với lọc để chọn tần số lấy mẫu Nguồn lượng cung cấp +5V làm cho CS4215 lí tưởng cho việc sử dụng trạm làm việc máy tính cá nhân CS4215 có đặc trưng sau: • Tần số lấy mẫu từ Khz đến 50 Khz • Mã hóa liệu âm 16-bit tuyến tính, 8-bit tuyến tính, µ -law hay A-law • Có thể lập trình độ lợi cho đầu vào tương tự • Các dao động đơn chip • Nguồn cung cấp lượng +5V • Các đầu vào tương tự Microphone lưới • Các đầu headphone lưới SVTH:Huỳnh Quốc Trâm 5-67 • Các lọc loại tạp âm lọc nắn thẳng Sự điều khiển chức có sẵn CS4215 thực thông qua giao tiếp nối tiếp Bộ đồng giao tiếp nối tiếp (SSI) xử lí DSP56002 sử dụng để thích nghi với truyền liệu nối tiếp từ hai chuyển đổi A/D đến DSP56002 từ DSP56002 đến hai chuyển đổi D/A Port C DSP56002 cung cấp hai tín hiệu điều khiển đến CS4215 tác động reset mức thấp (RESET~) tín hiệu lựa chọn liệu hay điều khiển (DC~) Kênh trái tín hiệu vào Kênh phải tín hiệu vào A/D D/A Kênh trái tín hiệu D/A Kênh phải tín hiệu Bộ xử lý DSP56002 A/D HỆ THỐNG DSP DSP56002 CS4215 SRD/PC7 SC1/PC4 STD/PC8 SC2/PC5 SDOUT RESET~ SDIN FSYNC TSIN SCLK D/C~ SCK/PC6 SCLK/PC2 PORT C SỰ KẾT NỐI GIỮA PORT C CỦA DSP VÀ CS4215 SVTH:Huỳnh Quốc Trâm 5-68 SDIN DGND1 VD1 CLKIN CLKOUT XTL1IN XTL1OUT VD2 DGND2 XTL2IN XTL2OUT RESET PDN NC MINR LINR MINL LINL CMOUT NC VREF AGND1 10 11 12 13 14 15 16 17 18 44 42 40 26 28 CS4215 20 22 24 SDOUT SCLK FSYNC TSOUT TSIN 39 38 37 36 35 34 33 32 31 30 29 NC NC PIO1 PIO0 D/C NC LOUTR LOUTL HEADL HEADC HEADR MOUT1 MOUT2 NC AGND2 VA2 VA1 SƠ ĐỒ CHÂN CỦA CS4215 II MÔ TẢ CHỨC NĂNG CÁC CHÂN: CS4215 có hai kênh biến đổi tương tự – số (ADC) 16 bit hai kênh biến đổi số – tương tự (DAC) 16 bit Cả ADC DAC biến đổi delta-sigma Độ suy hao đầu ADC điều chỉnh Các đặc trưng đặc biệt gồm đầu vào Microphone rời với độ lợi lập trình 20 dB, mã hóa/giải mã bit, µ -law, A-law tùy ý, chân cho hai tinh thể để đặt tốc độ lấy mẫu thay đổi cho việc điểu khiển headphone trực tiếp điều khiển loa mono 1./ Các chân cung cấp lượng: • VA1 (23), VA2 ( 24):Ngõ vào điện áp tương tự +5V • AGND1(22), AGND2(25): Chân nối đất • VD1(3), VD2(8): Cung cấp lượng số +5V • DGND1(2), DGND2(9): Chân nối đất 2./ Ngõ nhập tín hiệu tương tự: • LINR (18), LINL(16): Kênh nhập phải trái • MINL(17), MINR(15): Microphone vào trái phải SVTH:Huỳnh Quốc Trâm 5-69 3./ Ngõ xuất tín hiệu tương tự: • LOUTR(33), LOUTL(32): Kênh xuất phải trái, hai ngõ độc lập • HEADR(29), HEADL(31) : Ngõ xuất Headphone • CMOUT(19): Chế độ chung, tín hiệu dùng cho mức độ dòch ngõ nhập tương tự • MOUT1(27), MOUT2(28): Những ngõ Loa chế độ mono có mức điện áp 2.1V • VREF (21): Ngõ điện áp chuẩn 4./ Liên hệ tín hiệu dạng số: • SDIN(1): Vào liệu nối tiếp, liệu âm cho DAC thông tin điều khiển cho tất chức cần thiết CS4215 • SDOUT(44): Xuất liệu nối tiếp, liệu âm cho ADC thông tin trạng thái cho tất chức tạo CS4215 • SCLK(43): Xung port nối tiếp, SCLK lên cao làm cho liệu SDOUT cập nhật, SCLK xuống thấp liệu SDOUT cập nhật, SCLK xuống thấp liệu SDIN vào CS4215 • FSYN (42): Tín hiệu đồng khung • TSIN (40): Ngõ vào time slot • TSOUT (41): Cung cấp khoảng thời gian xuất • D/C~ (35): Lựa chọn mode điều khiển hay mode liệu • PDN(13): Giảm lượng đầu vào • RESET(12): Reset vào tích cực mức thấp 5./ Xung kích dao động : • XTL1IN(6), XTL1OUT(7), XTL2IN(10), XTL2OUT(11) • CLKIN (4): Xung Clock vào chân • CLKOUT (5): Xung clock xuất từ codec • CLKIN CLKOUT có tần số 256 * Fs Tất chân không sử dụng để tự III ĐẶC TÍNH TƯƠNG TỰ: • • • • • • • T A = 25 o C - VA1, VA2, VD1, VD2 = +5V Các cấp độ ngõ nhập: logic = 0V, logic = VD1, VD2 Tỉ lệ hoàn toàn với ngõ vào sóng Sin, không suy hoa tần số 1Khz Tốc độ chuyển đổi 48Khz Không khuếch đại, không suy hao, SCLK = 3.072Mhz Độ rộng băng thông từ 10hz đến 50Khz Ở chế độ tớ SVTH:Huỳnh Quốc Trâm 5-70 •Đặc tính ngõ vào tương tự :độ lợi tối thiểu 0dB,trường hợp khác không ảnh hưởng Thông số Độ phân giải ADC Độ sai lệch phi tuyếân ADC Tầm hoạt động : Ngõ nhập Line Ngõ nhập Mic Hệ số méo dạng sóng hài toàn phần : Ngõ nhập Line Ngõ nhập Mic Kết nối cách ly :Ngõ nhập Line to Line Ngõ nhập Line to Mic Sai lệch độ lợi kết nối:Ngõ nhập Line Ngõ nhập Mic Đáp ứng tần số (0 đến 0.45 Fs) Độ lợi ngõ vào lập trình được: Ngõ nhập Line Ngõ nhập Mic Bậc độ lợi Sai số tuyệt đối Sai lệch offset : Line Inputs (AC couple) Với HFP=0: Line Inputs (AC couple) (không khuếch đại) Mic Inputs Sai lệch offset : Line Inputs (AC couple) Với HFP=1: Line Inputs (AC couple) (không khuếch đại) Mic Inputs Tỉ lệ toàn phần điện áp ngõ vào: (MLB = 0) Ngõ nhập Mic (MLB = 1) Ngõ nhập Mic Ngõ nhập Line Sự trôi độ lợi Trở kháng nhập Tụ nhập Điện áp ngõ CMOUT (dòng cực đại = 400 µ A) Ký hiệu IDR THD Min Max Đơn vò 16 80 72 Trung bình 84 78 - Bits LSB dB dB -0.5 80 60 - 0.012 0.032 0.5 0.5 +0.2 % % dB dB dB dB dB -0.2 19.8 - 1.5 ± 150 ± 10 ± 400 23.5 44 0.75 ± 400 ± 150 dB dB dB dB - 0 ±5 ±5 ±5 0.25 2.50 2.50 - 0.28 2.80 2.80 100 0.31 3.10 3.10 - ppm/ o C 20 1.9 2.1 15 2.3 kΩ PF V ± 0.9 LSB LSB Vpp Vpp Vpp •Đặc tính ngõ tương tự :độ lợi tối thiểu 0dB,trường hợp khác không ảnh hưởng SVTH:Huỳnh Quốc Trâm 5-71 Thông số Độ phân giải ADC Độ sai lệch phi tuyếân ADC Tầm hoạt động tổng Tầm hoạt động tức thời (OLB = 1) Hệ số méo dạng sóng hài toàn phần (OLB=1) : Ngõ xuất Line Ngõ xuất Headphone Ngõ xuất Speaker Kết nối cách ly :Ngõ xuất Line Ngõ xuất Headphone Sai lệch độ lợi kết nối:Ngõ xuất Line Ngõ xuất Headphone Đáp ứng tần số (0 đến 0.45 Fs) Độ suy hao lập trình (tất ngõ xuất) : Bậc suy giảm Sai số tuyệt đối độ suy hao Điện áp Offset Tỉ lệ toàn phần điện áp ngõ với OLB = : Ngõ xuất Line Ngõ xuất Headphone Ngõ xuất vi sai Speaker Tỉ lệ toàn phần điện áp ngõ với OLB = : Ngõ xuất Line Ngõ xuất Headphone Ngõ xuất vi sai Speaker Tổng trở tải ngoài:Ngõ xuất Line Ngõ xuất headphone Ngõ xuất Speaker Sự trôi độ lợi Ký hiệu TDR IDR THD Độ lợi pha tuyến tính Năng lượng băng thông xuất (22 ÷ 100kHz) Ngõ Line •Công suất cung cấp Thông số Công suất dòng cung cấp : Chế độ xử lý Cắt nguồn Năng lượng cung cấp 1kHz Ký hiệu Min Max Đơn vò 16 80 Trung bình 95 85 - Bits LSB dB dB -0.5 0.2 80 40 - 0.025 0.200 0.320 0.5 0.5 +0.2 -94.7 % % % dB dB dB dB dB dB - 1.5 10 0.75 - dB dB MV 2.55 3.60 7.30 2.8 4.0 8.0 3.80 4.40 8.80 Vpp Vpp Vpp 1.8 1.8 3.6 10 48 32 - 2.0 2.0 4.0 100 2.2 2.2 4.4 - Vpp Vpp Vpp ppm/ o C - 60 - Degree dB Min Trung bình Max Đơn vò - 110 0.5 40 140 - mA mA dB ± 0.9 Ω Ω Ω CÁC ĐẶ C TÍNH CỦA BỘ LỌC THẬP PHÂN A/D SVTH:Huỳnh Quốc Trâm 5-72 Thông số Ký hiệu Băng thông(Fs tần số biến đổi) Đáp ứng tần số Độ gợn băng thông Dải thông độ Chắn dải Đỉnh chắn dải Nhóm trễ Nhóm trễ biến thiên theo thời gian tần số Min -0.5 0.45Fs ≥ 0.55Fs 74 Trung bình 16Fs - Max Đơn vò 0.45Fs +0.2 ± 0.1 0.55Fs Hz dB dB Hz Hz dB s µs CÁC ĐẶC TÍNH CỦA BỘ LỌC NỘI SUY D/A Thông số Ký hiệu Băng thông(Fs tần số biến đổi) Đáp ứng tần số Độ gợn băng thông Dải thông độ Chắn dải Đỉnh chắn dải Nhóm trễ Nhóm trễ biến thiên theo thời gian tần số Min -0.5 0.45Fs ≥ 0.55Fs 74 Trung bình 16Fs - Max Đơn vò 0.45Fs +0.2 ± 0.1 0.55Fs 0.1Fs Hz dB dB Hz Hz dB s µs CÁC ĐẶC TÍNH SỐ(T A =25 O C,VA1,VA2,VD1,VD2 = 5V Thông số Min Max Điện áp ngõ vào mức cao Ký hiệu V IH (VD1,VD2)-1.0 (VD1,VD2)+0.3 Đơn vò V Điện áp ngõ vào mức thấp V IL -0.3 1.0 V Điện áp ngõ vào mức cao I =2.0mA V OH (VD1,VD2)-0.2 - V Điện áp ngõ vào mức thấp I =2.0mA V OL - 0.1 V - 10 10 µA µA Dòng rỉ vào (ngõ nhập số ) Dòng rỉ (ngõ xuất số HiZ) IV CÁC ĐẶC TÍNH CHUYỂN ĐỔI :  T A = 25 o C,VA1 =VA2 = VD1 = VD2 = 5V SVTH:Huỳnh Quốc Trâm 5-73  Các ngõ xuất nối tải 30pF  Mức ngõ nhập : logic = 0V, logic = VD1,VD2 Thông số Ký hiệu Min Trung bình Max Đơn vò 80 1/(Fs*bpt) - - s ns Chu kỳ SCLK Mode chủ , XCLK = Mode tớ , XCLK = t sckw SCLK cao Mode tớ , XCLK = t sckh 25 - - ns SCLK thấp Mode tớ , XCLK = t sckl 25 - - ns Thời gian Setup ngõ nhập t sl 15 - - ns Thời gian giữ ngõ nhập t hl 10 - - ns - - 10 ns t sckw Thời gian độ ngõ nhập 10 ÷ 90%mẫu Trễ ngõ t pd1 - - 28 ns SCLK đến TSOUT t pd - - 30 ns Ngõ trạng thái HiZ Time Slot , Bit Ngõ không HiZ Time Slot ,Bit Tần số xung Clock vào Crystals CLKIN t hz - - 12 ns t nz 15 - - ns 1.20 30 30 500 - 27 13.5 Mhz Mhz - 50 - ns ns KHz ns Ngõ nhập xung clock(CLKIN) thấp Ngõ nhập xung clock(CLKIN) cao Tốc độ lấy mẫu RESET mức thấp Fs V CHẾ ĐỘ ĐIỀU KHIỂN : Chế độ điều khiển dùng để khởi động CS4215 xử lí chế độ liệu cách cập nhật ghi điều khiển nội Chế độ điều khiển xác đònh tín hiệu D/C~ mức thấp.Thông tin chân SDIN SDOUT CS4215 thông tin nhận D/C~ mức thấp Tốc độ đồng cấu trúc tần số chuyển đổi đặt bit DFR0 – DFR2 ghi đònh dạng liệu Một cấu trúc có 64 bit, 128 bit hay 256 bit tùy thuộc vào bit BSEL ghi điều khiển Port nối tiếp Tất time slot CS4215 có bit CS4215 nhận biết bốn dạng liệu âm thanh:16 bit bù hai tuyến tính, bit dấu tuyến tính, bit Alaw, bit µ-law Dữ liệu nhận SDIN lưu trữ ghi điều khiển Dữ liệu ghi truyền chân ( ngõ ) SDOUT SVTH:Huỳnh Quốc Trâm 5-74 BẢNG CÁC THANH GHI ĐIỀU KHIỂN Time Slot Sự mô tả Mô tả trạng thái Đònh hình liệu Điều khiển port nối tiếp Kiểm tra Port song song Dự trữ Mô tả hệ Dự trữ Control time slot 1:Thanh ghi trạng thái: D7 Bit RSRV CLB D6 D5 Tên D4 MLB Giá trò R R OLB Bit tạo mức MLB Mức Microphone SVTH:Huỳnh Quốc Trâm D2 CLB D1 RS D0 RV Chức Phải ghi Bit dự trữ Bit điều khiển chốt D3 OLB R Bảo đảm xác chuyển đổi chế độ điều khiển liệu Tỉ lệ hoàn toàn kênh 2,8Vpp(1Vms) Headphone 4,0Vpp Speaker 8Vpp Tỉ lệ Line Headphone 2,0Vpp, Speaker 4Vpp Cho phép độ lợi cố đònh 20 dB, tỉ lệ hoàn toàn Microphone vào 0,288Vpp Không cho phép độ lợi cố đònh 20 dB ,tỉ lệ hoàn toàn đầu vào 2,88Vpp 5-75 Control time slot 2:Thanh ghi đònh hình liệu D7 HPF D6 RSRV D5 DFR2 D4 D3 D2 DFR1 DFR0 ST D1 DF1 D0 DF0 RESET ( R) 0x000001 Bit DF 1-0 ST DFR 2-0 RSRV HPF Tên Sự lựa chọn đònh hình liệu Bit Stereo Giá trò 00 01 R 10 11 R Sự lựa chọn tần số chuyển đổi liệu Bit dự trữ Lọc thông SVTH:Huỳnh Quốc Trâm R Chức 16 bit bit M-Law bit A-Law bit không dấu Mode Mono Mode Stereo XTALI(KHZ) XTALI2(KHZ) CLIN(+)24.276MHZ 16.9344MHZ 3072 5.5125 1536 16 11.025 896 27.42857 18.9 768 32 22.05 448 NA 38.7 384 NA 44.1 512 48 33.075 1560 9.6 6.615 Phải ghi Không cho phép 5-76 cao Cho phép lọc thông cao dùng trước ADC,DC offset=0 Control time slot : Thanh ghi điều khiển port nối tiếp D7 ITS D6 MCK2 D5 MCK1 D4 MCK0 D3 BSEL1 D2 BSEL0 D1 XCLK D0 XEN RESET ( R ) 00001001 SVTH:Huỳnh Quốc Trâm 5-77 Bit XEN Tên Cho phép việc truyền Truyền xung Clock XCLK Giá trò R R BSEL 1-0 Lựa chọn bit tỉ lệ MCK 2-0 Lựa chọn nguồn xung Clock ITS Trạng thái tức thời 00 01 10 11 000 2R R 001 010 011 100 R Chức Cho phép xuất liệu nối tiếp Không cho phép xuất liệu nối tiếp Nhận CSLK FSYNC từ nguồn ngoài,kiểu Slave Phát CSLK FSYNC kiểu Master 64 bit trạng thái 128 bit trạng thái 256 bit trạng thái Dự trữ CSLK xung Clock chủ, 256 bit trạng thái BSEL=2,XCLK=0 XTAL, 24.576 Mhz, nguồn xung clock XTAL2,16.9344MHz,là nguồn xung clock CLKIN nguồn Clock 256xFs CLKIN nguồn Clock, DFR2-0 lựa chọn tần số lấy mẫu SCLK FSYNC trạng thái thứ 3.Đếm 12 xung Clock sau D/C~=0 SCLK FSYNC trạng thái tức thời sau D/C~=0 Control time slot 4: ghi kiểm tra D7 D6 D5 D4 D3 D2 D1 TEST ENL RESET ( R ) 00000000 Bit Tên Giá trò DAD Mode vòng hồi R tiếp ENL Cho phép kiểm R tra TEST Kiểm tra SVTH:Huỳnh Quốc Trâm D0 DAD Chức Vòng Digital-Digital Vòng Digital-Analog-Digital Không cho phép Cho phép Những bit TEST phải viết 0, trường hợp khác thực kiểm tra gọi 5-78 Control time 5:thanh ghi Port song song D7 D6 D5 D4 D3 D2 D1 PIO1 PIO0 RSRV RESET ( R ) 11XXXXXX Bit PIO 1-0 Tên Xuất nhập song song Những bit dự trữ RSRV D0 Giá trò 11 R Chức Mục xuất nhập song song Phải ghi Control time slot 6: ghi dự trữ D7 D6 D5 D4 D3 D2 D1 RSRV RESET ( R ) XXXXXXXX Bit RSRV Tên Bit dự trữ D0 Giá trò Chức Phải ghi Control time : ghi mô tả hệ D7 D6 D5 RSRV D4 D3 VER3 D2 VER2 D1 VER1 D0 VER0 RESET ( R ) xxxx0010 Bit VER 3-0 Tên Số phân chia hệ RSRV Những bit dự trữ Control time 8: ghi dự trữ D7 D6 D4 D3 D2 RSRV RESET ( R ) XXXXXXXX Bit RSRV D5 Tên Bit dự trữ SVTH:Huỳnh Quốc Trâm D1 Giá trò Giá trò 0000 0001 0010 R D0 Chức Phải ghi 5-79 VI CHẾ ĐỘ DỮ LIỆU: Chế độ liệu sử dụng suốt trình biến đổi để di chuyển liệu số CS4215 thiết bò liên quan Tốc độ đồng khung với giá trò tần số chuyển đổi thiết lập DFR0 – DFR2, khung đồng 64 bit, 128 bit, 256 bit phụ thuộc vào bit BSET ghi điều khiển nối tiếp Điều chỉnh độ lớn, độ suy giảm lựa chọn ngõ vào /ra Tất time slot chứa bit MSB truyền nhận đầu tiên, ghi liệu có chức tương ứng với time slot bảng Khi D/C~=1 ghi đòa có khoảng thời gian thực hiện, SDOUT trạng thái trở kháng cao cho việc thực từ TS1 đến TS8 Thiết lập ngõ ra: Bit cho phép ngõ xuất Headphone(HE) đặt Bit cho phép ngõ xuất Line(LE) đặt Bit cho phép Speaker xóa để tắt Speaker Bit không xác đònh giá trò liệu A/D xóa để xác đònh giá trò liệu A/D Việc suy giảm ngõ xuất kênh trái phải thiết lập cách ghi bit trọng số thấp Timeslot liệu 6(=0 không suy hao,111111=94.5dB) Thiết lập ngõ nhập: Các bit điều khiển đường dẫn suy hao (MA) – MA3, MA2, MA1, MA0 thiết lập cho việc lựa chọn chế độ tắt(1111=tắt,0=không suy hao,và suy hao 6dB bước) Bit lựa chọn ngõ nhập (IS) đặt để chọn ngõ nhập Microphone level thay cho Line level Các độ lợi ngõ nhập kênh trái phải thiết lập cách ghi vào bit thấp Timeslot (0=không khuếch đại,1=khuếch đại 22.5dB) °Các ghi liệu: a.Data timeslot 2: Chứa liệu âm kênh trái Trong kiểu mono, có liệu DTS1, sử dụng Trong kiểu bit DTS1 sử dụng cho việc truyền nhập liệu b.Data timeslot 4: Chứa liệu âm kênh phải Trong kiểu mono đầu ADC phải zero DAC phải sử dụng số liệu kênh trái,trong kiểu bit có TS3 sử dụng Tuy nhiên hai chân trái phải lái DAC c.Data timeslot 8: SVTH:Huỳnh Quốc Trâm 5-80 Thiết lập đầu vào D7 D6 D5 MA3 MA2 MA1 D4 D3 MA0 RG3 D2 D1 RG2 RG1 D0 RG0 Reset (R) 11110000 Bit RG 3-0 Tên Thiết lập độ lợi đầu Vào kênh phải Giá trò 0000 R MA 3-0 Sự suy giảm đường Vận hành 1111 Chức Bậc độ lợi1.5dB.RG3 MSB,0=không lợi,1111=22.5dB Bậc suy giảm 6dB,MA3 MSB,0=không suy giảm,1111=mức Tối thiểu R d.Data timeslot 5: Thiết lập đầu D7 D6 D5 D4 HE LE LO5 LO4 Reset ( R ) 00111111 Bit LO 5-0 LE D3 D2 LO3 LO2 Tên Thiết lập độ suy giảm đầu kênh trái Cho phép xuất kênh D1 LO1 Giá trò 111111 R R HE Cho phép xuất ngõ Headphone R D0 LO0 Chức Bậc suy giảm 1.5dB,LO MSB,0=không suy giảm,111111=-94.5dB Cấm ngõ tương tự Mở kênh tương tự Ngắt ngõ Headphone Mở ngõ Headphone e.Data timeslot 6: Thiết lập đầu D7 D6 D5 D4 ADI SE RO5 RO4 Reset ( R ) 10111111 Bit RO 5-0 Tên Thiết lập độ suy giảm ngõ kênh SVTH:Huỳnh Quốc Trâm D3 D2 D1 RO3 RO2 RO1 Giá trò 111111 R D0 RO0 Chức Bậc suy giảm 1.5dB,RO5là MSB 0=không suygiảm, 5-81 SE phải Cho phép loa phát ADI 1 R R 111111=94.5dB Cấm loa Mở loa Data A/D có hiệu lực Data A/D hiệu lực f.Data time slot 7: Thiết lập đầu vào D7 D6 D5 PIO PIO OVR Reset ( R ) 11000000 D4 IS D3 LG3 D2 LG2 Bit LG 3-0 Tên Thiết lập độ lợi vào kênh trái Giá trò 0000 R IS Lựa chọn ngõ vào R OVR Vượt giới hạn qui đònh PIO 1-0 Parallel I/O 11 R R D1 LG1 D0 LG0 Chức Bậc độ lợi 1.5dB.LG3 MSB 0=không độ lợi,1111=22.5dB LINL,LINR,MINL, MINR Khi đọc 1,bit đầu vào vượt giới hạn xảy ra.Được thiết lập xóabằng cách ghi không vào ghi.Bit đạt mức đến vượt giới hạn cho phép Bit xuất nhập song song MODE lượng thấp: Việc đặt PDN mức cao làm cho CS4215 trạng thái lượng thấp MODE hai chân HEADC CMOUT không cung cấp dòng Năng lượng giảm, làm chuyển đổi tất ghi điều khiển trạng thái Reset, TSOUT trở thành chân TSIN sau 10ns Sau trở lại hoạt động bình thường từ lượng thấp, đònh thời chu kì offset phải thực thi.Mỗi việc Reset từ mức thấp sang mức cao việc cập nhật ghi điều khiển làm cho đònh thời chu kì offset Trong trường hợp phải thực việc trễ 50ms sau PDN xuống thấp trước việc thực thi đònh thời chu kì offset Điều cho phép thiết lập V ref SVTH:Huỳnh Quốc Trâm 5-82 Các vòng kiểm tra CODECS : Vòng DD,DAD ADA Error: Reference source not found Error: Reference source not found SVTH:Huỳnh Quốc Trâm 5-83 [...]... 4: thanh ghi kiểm tra D7 D6 D5 D4 D3 D2 D1 TEST ENL RESET ( R ) 00000000 Bit Tên Giá trò DAD Mode vòng hồi 0 R tiếp 1 ENL Cho phép kiểm 0 R tra 1 TEST Kiểm tra SVTH:Huỳnh Quốc Trâm D0 DAD Chức năng Vòng Digital-Digital Vòng Digital-Analog-Digital Không cho phép Cho phép Những bit TEST phải viết là 0, trường hợp khác thực hiện kiểm tra có thể gọi 5- 78 5 Control time 5: thanh ghi Port song song D7 D6 D5... Quốc Trâm 5- 80 Thiết lập đầu vào D7 D6 D5 MA3 MA2 MA1 D4 D3 MA0 RG3 D2 D1 RG2 RG1 D0 RG0 Reset (R) 11110000 Bit RG 3-0 Tên Thiết lập độ lợi đầu Vào kênh phải Giá trò 0000 R MA 3-0 Sự suy giảm đường Vận hành 1111 Chức năng Bậc độ lợi1.5dB.RG3 là MSB,0=không lợi,1111=22.5dB Bậc suy giảm 6dB,MA3 là MSB,0=không suy giảm,1111=mức Tối thiểu R d.Data timeslot 5: Thiết lập đầu ra D7 D6 D5 D4 HE LE LO5 LO4 Reset... RO4 Reset ( R ) 10111111 Bit RO 5- 0 Tên Thiết lập độ suy giảm ngõ ra kênh SVTH:Huỳnh Quốc Trâm D3 D2 D1 RO3 RO2 RO1 Giá trò 111111 R D0 RO0 Chức năng Bậc suy giảm là 1.5dB,RO5là MSB 0=không suygiảm, 5- 81 SE phải Cho phép loa phát ADI 0 1 0 1 R R 111111=94.5dB Cấm loa Mở loa Data A/D có hiệu lực Data A/D không có hiệu lực f.Data time slot 7: Thiết lập đầu vào D7 D6 D5 PIO 1 PIO 0 OVR Reset ( R ) 11000000... 11 R R D1 LG1 D0 LG0 Chức năng Bậc độ lợi 1.5dB.LG3 là MSB 0=không độ lợi,1111=22.5dB LINL,LINR,MINL, MINR Khi đọc là 1,bit này chỉ ra rằng đầu vào vượt giới hạn xảy ra.Được thiết lập nếu khi xóabằng cách ghi không vào thanh ghi.Bit sẽ đạt mức 0 đến khi vượt giới hạn cho phép Bit xuất nhập song song 3 MODE năng lượng thấp: Việc đặt PDN ở mức cao làm cho CS42 15 ở trạng thái năng lượng thấp trong MODE... 00111111 Bit LO 5- 0 LE D3 D2 LO3 LO2 Tên Thiết lập độ suy giảm đầu ra kênh trái Cho phép xuất kênh D1 LO1 Giá trò 111111 R 0 R 1 HE Cho phép xuất ngõ ra Headphone 0 1 R D0 LO0 Chức năng Bậc suy giảm 1.5dB,LO 5 là MSB,0=không suy giảm,111111=-94.5dB Cấm những ngõ ra tương tự Mở những kênh ra tương tự Ngắt ngõ ra Headphone Mở ngõ ra Headphone e.Data timeslot 6: Thiết lập đầu ra D7 D6 D5 D4 ADI SE RO5 RO4 Reset... RSRV D5 Tên Bit dự trữ SVTH:Huỳnh Quốc Trâm D1 Giá trò Giá trò 0000 0 0001 1 0010 2 R D0 Chức năng Phải ghi là 0 5- 79 VI CHẾ ĐỘ DỮ LIỆU: Chế độ dữ liệu được sử dụng trong suốt quá trình biến đổi để di chuyển dữ liệu số giữa CS42 15 và thiết bò liên quan Tốc độ đồng bộ bằng khung với giá trò tần số chuyển đổi được thiết lập bởi DFR0 – DFR2, mỗi khung đồng bộ có thể hoặc 64 bit, 128 bit, hoặc 256 bit... 11 3 R Chức năng Mục xuất nhập song song Phải ghi là 0 6 Control time slot 6: thanh ghi dự trữ D7 D6 D5 D4 D3 D2 D1 RSRV RESET ( R ) XXXXXXXX Bit RSRV Tên Bit dự trữ D0 Giá trò Chức năng Phải ghi là 0 7 Control time 7 : thanh ghi mô tả thế hệ D7 D6 D5 RSRV D4 D3 VER3 D2 VER2 D1 VER1 D0 VER0 RESET ( R ) xxxx0010 Bit VER 3-0 Tên Số phân chia thế hệ RSRV Những bit dự trữ 8 Control time 8: thanh ghi dự... time slot 3 : Thanh ghi điều khiển port nối tiếp D7 ITS D6 MCK2 D5 MCK1 D4 MCK0 D3 BSEL1 D2 BSEL0 D1 XCLK D0 XEN RESET ( R ) 00001001 SVTH:Huỳnh Quốc Trâm 5- 77 Bit XEN Tên Cho phép việc truyền Truyền xung Clock XCLK Giá trò 0 1 R 0 R 1 BSEL 1-0 Lựa chọn bit tỉ lệ MCK 2-0 Lựa chọn nguồn xung Clock ITS Trạng thái 3 tức thời 00 01 10 11 000 0 1 2R 3 0 R 001 1 010 2 011 3 100 4 0 1 R Chức năng Cho phép... ghi vào 4 bit thấp của Timeslot 7 và 8 (0=không khuếch đại,1=khuếch đại 22.5dB) °Các thanh ghi dữ liệu: a.Data timeslot 1 và 2: Chứa dữ liệu âm thanh kênh trái Trong kiểu mono, chỉ có dữ liệu trong DTS1, 2 được sử dụng Trong kiểu 8 bit chỉ DTS1 được sử dụng cho việc truyền nhập dữ liệu b.Data timeslot 3 và 4: Chứa dữ liệu âm thanh kênh phải Trong kiểu mono đầu ra của ADC phải là zero và DAC phải sử... dữ liệu nối tiếp Không cho phép xuất dữ liệu nối tiếp Nhận CSLK và FSYNC từ nguồn ngoài,kiểu Slave Phát CSLK và FSYNC kiểu Master 64 bit trên một trạng thái 128 bit trên một trạng thái 256 bit trên một trạng thái Dự trữ CSLK là xung Clock chủ, 256 bit trên một trạng thái BSEL=2,XCLK=0 XTAL, 24 .57 6 Mhz, là nguồn xung clock XTAL2,16.9344MHz,là nguồn xung clock CLKIN là nguồn Clock và bằng 256 xFs CLKIN ... loại tạp âm lọc nắn thẳng Sự điều khiển chức có sẵn CS4215 thực thông qua giao tiếp nối tiếp Bộ đồng giao tiếp nối tiếp (SSI) xử lí DSP56002 sử dụng để thích nghi với truyền liệu nối tiếp từ hai... SDIN(1): Vào liệu nối tiếp, liệu âm cho DAC thông tin điều khiển cho tất chức cần thiết CS4215 • SDOUT(44): Xuất liệu nối tiếp, liệu âm cho ADC thông tin trạng thái cho tất chức tạo CS4215 • SCLK(43):... bit hay 256 bit tùy thuộc vào bit BSEL ghi điều khiển Port nối tiếp Tất time slot CS4215 có bit CS4215 nhận biết bốn dạng liệu âm thanh: 16 bit bù hai tuyến tính, bit dấu tuyến tính, bit Alaw,