Đang tải... (xem toàn văn)
thiết kế kit phát triển đa năng và xây dựng các bài thí nghiệm trên kit
Trường Đại Học Bách Khoa Hà Nội Viện Điện Tử - Viễn Thông o0o - TÀI LIỆU HƯỚNG DẪN SỬ DỤNG KIT BKFET Phụ Lục 1 LỜI MỞ ĐẦU Quá trình học tập, nghiên cứu sinh viên đưa yêu cầu tài liệu học tập thiết bị thực hành Đối với thiết bị thực hành FPGA dòng vi điều khiển, có hai nhà sản xuất lớn cung cấp kit phát triển: Xilinx Altera, Atmel Tuy nhiên, kit phát triển có giá đắt thực tế trình học tập, số ứng dụng kit không dùng đến ứng dụng đơn giản phục phụ trực tiếp cho trình học sinh viên lại thiếu Như vậy, đặt yêu cầu kit phát triển phù hợp với q trình học tập với thí nghiệm mẫu thực kit Với mong muốn cung cấp kit phát triển dòng vi diều khiển, fpga tài liệu hướng dẫn phù hợp cho trình học tập, thực hành hệ thống số fpga Nhóm em thực đồ án với đề tài: "Thiết kế kit phát triển đa xây dựng thí nghiệm kit" Trong trình thực đề tài, em nhận giúp đỡ, bảo thầy TS.Nguyễn Hoàng Dũng Với nỗ lực thân, bạn nhóm đề tài giúp đỡ thầy, nhóm em hồn thành đề tài theo thời hạn Do cịn nhiều thiếu sót kiến thức nên đề tài khơng tránh khỏi thiếu sót, em mong góp ý thầy, cơ, bạn để hoàn thiện đề tài Em xin chân thành cảm ơn thầy TS.Nguyễn Hoàng Dũng, ThS Lê Quang Thắng thầy, cô thuộc Viện điện tử-viễn thơng giúp đỡ em hồn thành đề tài MỤC LỤC DANH MỤC HÌNH ẢNH DANH MỤC BẢNG HÌNH ẢNH KIT PHÁT TRIỂN BKFET MƠ TẢ TÍNH NĂNG KIT phát triển đa BKFET hỗ trợ phịng thí nghiệm nhằm giúp đỡ sinh viên cách hiệu học tập Trên KIT tích hợp sẵn tính số tính nâng cao giúp cho người bắt đầu dễ dàng việc tiếp cận công nghệ Các tính ngoại vi KIT bao gồm : LED đơn LED LED Matrix Text LCD Button Switch Keypad PS2 USB Module Sim 900 Module thời gian thực DS1307 EEPROM VGA ADC ……… SƠ ĐỒ KHỐI CHỨC NĂNG HỆ THỐNG Hình 0-1 Sơ đồ khối phân cấp theo chức LAYOUT AND COMPONENTS Hình 0- KIT BKFET SƠ ĐỒ HỆ THỐNG VÀ CHỨC NĂNG TỪNG KHỐI Khối hiển thị Nhằm tạo khởi đầu thuận lợi cho người học, giúp bạn học biến tín hiệu từ khơng nhìn thấy chuyển sang dạng tín hiệu quan sát LED đơn Sơ đồ khối 3 V D 1901 D 1902 D 1903 D 1904 D 1905 D 1906 D 1907 D 1908 LED LED LED LED LED LED R R R R L L L L E E E E D D D D LE LE LE LE D D D D 1K 1K 1K 1K 1K 1K 1K 1K R R R R 1 1 90 90 90 90 LED 1901 1902 1903 1904 LED 19.LED DON Hình 1- Sơ đồ khối LED đơn Cho phép điều khiển hiển thị tín hiệu đầu cách đơn giản Khối gồm LED đơn, LED mắc nối tiếp với điện trở 470 ohm, giúp định thiên dòng điện cho LED tạo độ sáng vừa phải tăng tuổi thọ cho việc sử dụng Ghép nối LED đơn Vị trí LED tính từ trái qua phải Bên trái LED0, bên phải ngồi LED7 Tên tín hiệu LED0 LED1 LED2 LED3 LED4 LED5 LED6 LED7 Chân FPGA Chân AVR PIN_115 PIN_118 PIN_119 PIN_120 PIN_121 PIN_122 PIN_125 PIN_126 Mơ tả tính LED Green[0] LED Green[1] LED Green[2] LED Green[3] LED Green[4] LED Green[5] LED Green[6] LED Green[7] PE0 PE1 PE2 PE3 PE4 PE5 PE6 PE7 Bảng 1- Gán chân LED đơn Nguyên lý điều khiển Mạch mắc Anot chung (chung nguồn :3.3V) Để đèn LED sáng bạn cần cấp mức logic “0” (0V) chân LED0 – LED7 ngược lại để LED tắt bạn đặt mức logic “1” (3.3V) LED Sơ đồ khối LD R 200 L3 U 200 L4 LD L2 L1 Q 001 R 0 c2 8 L1 L L L2 1k L 1k le d t h a n h c 28 7 7 1k L 1 10 LD 3 V R 2003 Q 002 c 28 a b c d e f g d p L 47 S M D U 003 R 471 S M D c 28 Q 004 L L L L L L L L 1k L E E E E E E E E D D D D D D D D R 004 R 2 6 LD 8 U 20 02 Q 003 20.LED SEG X4 Hình 1-4 Sơ đồ khối LED 10 Baud rate khung truyền yếu tố quan trọng tạo nên thành công việc truyền nhận Khung truyền bao gồm quy định số bit lần truyền bit báo Start, Stop Parity số lượng bit data khung cần dược khai báo trước Hình 1- 25 Định dạng khung truyền UART • Start bit ln có mức logic thấp (“0”) • Data bits 5,6,7,8,9 bit • Parity bit dùng để kiểm tra liệu truyền cách tương đói parity chẵn parity lẻ • Stop bits ln mức logic cao (“1”) bit bit Khung truyền sử dung phổ biến chuẩn UART thường : Start, data, Stop không Parity 41 Truyền thông đồng I2C Giao tiếp module thời gian thực RTC Sơ đồ khối S C L R 01 D S R 80 V B A T C 01 0 u F 47 0k V C 2L E D 10 4 K S Q W /O U T S D A R S C L K X2 S D A D 80 X1 G N D k h z V C C U 80 1 Y 8 V 3 V 8.I2C - RTC Hình 1-26 Sơ đồ khối RTC RTC : Real Time Clock Khối bao gồm : • IC thời gian thực DS1307 • Thạch anh 32768Hz • PIN CMOS cho phép cấp nguồn cho hệ thống RTC hoạt động điện Ghép nối RTC Tên tín hiệu SCL SDA Chân FPGA PIN_71 PIN_70 Chân AVR PD0 PD1 Bảng 1-19 Gán chân RTC 42 Mơ tả tính RTC Clock RTC Data Giao tiếp EEPROM SD A SC L W P 5V SD A SC L W P C 2101 104 12 A A A G N D U 2101 VC C 5V Sơ đồ khối 21.EEPROM Hình 1-27 Sơ đồ khối EEPROM Khối mạch gồm : • EEPROM Ghép nối EEPROM Tên tín hiệu SCL SDA Chân FPGA PIN_71 PIN_70 Chân AVR PD0 PD1 Mơ tả tính EEPROM Clock EEPROM Data Bảng 1-20 Gán chân EEPROM Truyền thông nối tiếp đồng I2C I2C (Inter Integrated Circuit) : chuẩn truyền thông hãng Philips Semiconductor sáng lập xây dựng thành chuẩn 1990 Là chuẩn truyền thông “multi master” : bus có nhiều chip làm master, slave trở thành master có khả I2C thực đường SDA SCL SDA đường truyền liệu SCL đường xung nhịp Ở trạng thái nghỉ chân trạng thái cao Master : chíp khởi động q trình truyền nhận, phát địa thiết bị cần giao tiếp tạo xung giữ nhịp đường truyền 43 Slave : chip có địa cố định gọi Master phục vụ yêu cầu Master SDA (Serial Data) : đường truyền liệu nối tiếp, bit MSB truyền SCL (Serial Clock) : xung giữ nhịp nối tiếp, xung tạo bít liệu lấy mẫu Dữ liệu lấy mẫu đường SCL mức cao chu kỳ xung nhịp SDA thay đổi liệu mức thấp xung giữ nhịp (trừ Start Stop condition) Start and Stop condition : luôn tạo Master, muốn thực gọi đến slave tạo Start condition cách kéo trạng thái SDA xuống thấp SCL mức cao Nếu muốn kết thúc qua trình truyền nhận Master Slave Master gửi điều kiên kết thúc gọi Stop Condition cách kéo đường SDA lên cao SCL mức cao, Stop condtion thực gói địa hay gói liệu gửi hết Hình 1- 28 Start and Stop condition Repeat Start : sau kết thúc truyền nhận mà Master không gửi Stop condition mà tiếp tục thực việc gửi Start condition trạng thái gọi repeat start Trạng thái thường sử dụng Master muốn lấy liệu liên tiếp từ Slave Định dạng gói địa : gói địa I2C có địng dạng bits • • • • bit start bit địa slave bit R/W (“1” read, “0”write) bít ACK (bit xác nhận slave phản hồi) 44 Cuộc gọi chung : Master thực muốn gửi gói liệu tới tất slave bit địa trường hợp Định dạng gói liệu : sau qua trình gọi Slave hồn tất tức có slave đáp lại gói liệu bit với định dạng : • bit data • bit Ack Khối SD Card Sơ đồ khối SD _C AR D _SI LAN _C LK 1k R 2203 SD _C AR D _C LK LAN _C S M IC R O S D R 2202 SD _C AR D _C S 1k R 2204 S D _ C A R D _ IR Q 3 V D 2 ATA A T A /C S I D D LK SS O A T A /IR Q 1k 3 V D 2 LAN _SO S D _ C A R D _ IR Q D D D V C V D D R 2201 LAN _SI 3 V D 2 SD _C AR D _C S SD _C AR D _SI 3 V SD _C AR D _C LK LAN _R ESET 1k 3 V D 2 U 2201 22.SD CARD Hình 1- 29 Sơ đồ khối SD Card Khối cho phép giao tiếp thẻ Micro SD Khối gồm : đế cắm thể Micro SD Ghép nối Micro SD Card Tên tín hiệu LAN_CS LAN_SCK, SCK LAN_SI LAN_SO LAN_RESET Chân FPGA PIN_4 PIN_3 PIN_2 PIN_1 PIN_7 Chân AVR PB0 PB1 PB2 PB3 PB4 Mơ tả tính Dự trữ Giữ xung nhịp Dữ liệu vào Dữ liệu Lựa chọn Chip Bảng 1- 21 Gán chân SD Card 45 Khối VGA Sơ đồ khối Hình 1- 30 Sơ đồ khối VGA Khối cho phép giao tiếp với hình máy tính CRT thơng qua cổng DB15 Khối điều khiển tín hiệu đồng mành, dịng VGA_VS,VGA_HS tín hiệu màu VGA_R,VGA_G,VGA_B Chuẩn VGA khơng sử dụng cho nhân AVR Khối gồm : • cổng DB15 Ghép nối VGA Tên tín hiệu VGA_R VGA_G VGA_B VGA_VS VGA_HS Chân FPGA PIN_139 PIN_141 PIN_142 PIN_143 PIN_144 Chân AVR N/A Bảng 1- 22 Gán chân VGA 46 Mơ tả tính Đỏ Xanh lục Xanh lam Đồng mành Đồng dòng Giao tiếp VGA 640x480 Màn hình CRT thực di chuyển chùm tia electron để hiển thị thơng tin lên hình phủ huỳnh quang Mà hình LCD sử dụng mảng chuyển mạch áp đặt điện áp thơng qua lượng nhỏ tinh thể lỏng, thay đổi ánh sáng qua tinh thể điểm Như trình quét hình CRT thực tương tự hình LCD Trong hình CRT dịng điện qua cuôn dây để tạo từ trường làm lệch hướng chùm electron để hiển thị hình theo chiều ngang từ trái sang phải theo chiều dọc từ xuống Thông tin hiển thị phạm vi hình thời gian quét thuận, thời gian quét ngược thông tin không dược hiển thị Hình 1-31 Giản đồ thời gian chu kỳ quét dòng Tần số quét 25Mhz sử dụng chuẩn hình ảnh 640x480 Một chu kỳ qt dịng gồm 800 chu kỳ tần số quét : biên trái (48 chu kỳ), hiển thị (640 chu kỳ), biên phải (16 chu kỳ) thời gian quét ngược 96 chu kỳ Tín hiệu đồng dịng có mức logic “1” thời gian quét thuận chuyển “0” thời gian quét ngược 47 Hình 1-32 Giản đồ thời gian chu kỳ quét mành Chu kỳ quét mành gồm 525 chu kỳ tần số : biên (33 chu kỳ), hiển thị (480 chu kỳ), quét ngược (2 chu kỳ) Tín hiệu đồng mành có mức logic “1” thời gian quét thuận mức logic “0” thời gian quét ngược Màn hình hiển thị thơng tin hữu ích chùm electron thực qt ảnh có kích thước 640x480, thời gain quét biên thời gain quét ngược chùm electron không quét hiển thị thông tin KIT BKFET kết nối trực tiếp tín hiệu màu R,G,B, q trình kết hợp điều khiển tín hiệu màu khác cho hiển thị màu sắc khác hình VGA, với tín hiệu màu bit tạo màu khác 48 TÀI LIỆU THAM KHẢO [1] Pong P.CHU, FPGA Prototyping Using Verilog Examples, WILEY [2] The IEEE Verilog 1364-2001 Standard What's New, and Why You Need It, presented at HDLCon in March 2000 — minor updates made October, 2001 [3] Dr Lynn Fuller, CMOS Process Variations EEPROM Fabrication Technology [4] SRAM TECHNOLOGY [5] http://www.computer-engineering.org/ps2protocol/, truy cập cuối ngày 11/6/2014 [6] Cyclone II Device Handbook Volume 1, 101 Innovation Drive San Jose, CA 95134 49 ... cấp kit phát triển dòng vi diều khiển, fpga tài liệu hướng dẫn phù hợp cho trình học tập, thực hành hệ thống số fpga Nhóm em thực đồ án với đề tài: "Thiết kế kit phát triển đa xây dựng thí nghiệm. .. HÌNH ẢNH DANH MỤC BẢNG HÌNH ẢNH KIT PHÁT TRIỂN BKFET MƠ TẢ TÍNH NĂNG KIT phát triển đa BKFET hỗ trợ phịng thí nghiệm nhằm giúp đỡ sinh viên cách hiệu học tập Trên KIT tích hợp sẵn tính số tính... tài liệu học tập thiết bị thực hành Đối với thiết bị thực hành FPGA dòng vi điều khiển, có hai nhà sản xuất lớn cung cấp kit phát triển: Xilinx Altera, Atmel Tuy nhiên, kit phát triển có giá đắt