ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ NGUYỄN VIẾT HIẾU CẤU HÌNH LẠI PHẦN CỨNG TRONG KIẾN TRÚC HỆ THỐNG NHÚNG NHƯ MỘT KHẢ NĂNG TĂNG TÍNH LINH HOẠT CỦA HỆ THỐNG TỰ ĐỘNG Ngành: Cơng nghệ Điện tử - Viễn thông Chuyên ngành: Kỹ thuật Điện tử Mã số: 60 52 70 LUẬN VĂN THẠC SĨ NGƯỜI HƯỚNG DẪN KHOA HỌC: PGS.TS NGÔ DIÊN TẬP Hà Nội - 2012 MỤC LỤC DANH MỤC CÁC THUẬT NGỮ VÀ CHỮ VIẾT TẮT DANH MỤC CÁC BẢNG DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ CHƢƠNG 1: GIỚI THIỆU 1.1 Đặt vấn đề 1.2 Vài nét dự án ―The CIFAER‖ 11 1.3 Mục tiêu luận văn 13 1.4 Các nội dung đóng góp 13 CHƢƠNG 2: CÁC KHÁI NIỆM 15 2.1 Kiến trúc tái cấu hình 15 2.1.1 Giới thiệu 15 2.1.2 Bộ xử lý tái cấu hình 16 2.2 Tái cấu hình linh động 17 2.2.1 Định nghĩa 17 2.2.2 Quy trình thiết kế 20 2.3 Khả chịu lỗi kiến trúc tái cấu hình 21 2.3.1 Các mơ hình lỗi kiến trúc tái cấu hình 22 2.3.2 Những ảnh hƣởng SEU nhớ cấu hình 24 2.4 Các phƣơng án giảm thiểu lỗi cổ điển 26 2.4.1 Mức kiến trúc 26 2.4.2 Mức hệ thống 30 2.4.3 Chiến lƣợc phục hồi bối cảnh 31 2.5 Chiến lƣợc giảm SEU FPGA dựa SRAM 32 2.5.1 Readback 33 2.5.2 Tái cấu hình phần 33 2.5.3 Kết hợp hƣớng tiếp cận 35 2.5.4 Tiêm lỗi 36 2.6 Tóm tắt kết luận 37 CHƢƠNG 3: CHỊU LỖI TRONG CHIP HỆ THỐNG ĐA NHÂN ĐỘNG (DyMPSoC) 39 3.1 Tóm tắt 39 3.2 Giới thiệu 39 3.3 FT-DyMPSoC 41 3.4 Thay đổi quy trình thiết kế 46 Nguyễn Viết Hiếu – K16D2 3.4.1 Thay đổi quy trình thiết kế 46 3.4.2 Socket 48 3.4.3 Wrapper 49 3.5 Cải tiến FT-DyMPSoC 49 3.5.1 Hệ thống Re2DA 49 3.5.2 Nền tảng nhiều FPGA 51 3.6 Thực chi tiết 53 3.7 Kết luận 58 CHƢƠNG 4: CÁC MƠ HÌNH PHÂN TÍCH 59 4.1 Tóm tắt 59 4.2 Giới thiệu 59 4.3 Mơ hình phân tích 60 4.3.1 Các định nghĩa chung 60 4.3.2 Mơ hình phân tích cho FT-DyMPSoC 62 4.3.3 Mơ hình ứng dụng cho kỹ thuật làm 65 4.4 So sánh kiểm thử chi tiết 66 4.4.1 Thực 66 4.4.2 So sánh 67 4.4.3 Kết luận 70 4.5 Mơ mơ hình kiểm tra cho MPSoC chịu lỗi 70 4.5.1 Thực thành phần mơ hình 73 4.5.2 Phân tích 74 CHƢƠNG 5: KẾT LUẬN VÀ QUAN ĐIỂM 75 5.1 Kết luận 75 5.2 Quan điểm 76 TÀI LIỆU THAM KHẢO 78 Tiếng Anh 78 Nguyễn Viết Hiếu – K16D2 DANH MỤC CÁC THUẬT NGỮ VÀ CHỮ VIẾT TẮT STT Từ viết tắt Thuật ngữ tiếng Anh Advanced Driver Assistance System Thuật ngữ tiếng Việt Hệ thống hỗ trợ lái xe nâng cao ADAS API Application Program Interface Giao diện chƣơng trình ứng dụng ASIC Application Specific Integrated Circuit Vi mạch tích hợp chuyên dụng BRAM Block RAM Bộ nhớ chuyên dụng theo khối CAD Computer-Aided Design Thiết kế máy tính CIFAER Communication Intra-véhicule Flexible et Architecture Embarquée Reconfigurable Dự án xây dựng mơ hình kiến trúc hệ thống nhúng tái cấu trúc truyền thông nội xe cộ CLB Configurable Logic Block Khối logic cấu hình đƣợc COMP_MUX COMParator/MUltipleXer Bộ ghép kênh so sánh COTS Commercial Of-The-Shelf Hiệp định thƣơng mại COTS 10 CPLD Complex Programmable Logic Device Thiết bị logic lập trình đƣợc phức tạp 11 CRC Cyclic Redundancy Check Mã kiểm tra vòng CRC 12 DPR Dynamic Partial Reconfiguration Tái cấu hình phần linh động 13 DRAFT Dynamic Reconfigurable Adaptive Fat-Tree Tái cấu hình linh động tƣơng thích 14 DSP Digital Signal Processing Xử lý tín hiệu số 15 DWC Duplication With Comparison Sao chép với so sánh 16 ECC Error Correcting Code Mã sửa lỗi 17 ECU Electronic Control Unit Thiết bị điều khiển điện tử 18 EDAC Error Detection And Correction Coding Phát lỗi mã sửa lỗi 19 EDK Embedded Development Kit Bộ phát triển thiết bị nhúng 20 FAR Frame Address Register Khung ghi địa 21 FPGA Field Programmable Gate Array Mảng cổng logic lập trình đƣợc 22 FSL Fast Simplex Links Liên kết đơn công nhanh 23 FSM Finite State Machine Máy trạng thái hữu hạn 24 FT-DyMPSoC Fault-Tolerant Dynamic MultiProcessor System-on-Chip Chíp hệ thống đa nhân động chịu lỗi 25 HCE Hot-Carrier Effect Ảnh hƣởng nhiệt 26 ICAP Internal Configuration Access Port Cổng truy suất cấu hịnh nội 27 IP Intellectual Property Sở hữu trí tuệ 28 ISE Integrated Software Environment Mơi trƣờng phần mềm tích hợp 29 LUT Look-Up Table Bảng tìm kiếm Nguyễn Viết Hiếu – K16D2 STT Từ viết tắt Thuật ngữ tiếng Anh Thuật ngữ tiếng Việt 30 31 MBU MPSoC Multiple Bit Upset Multi-Processor System-on-Chip Nhiễu loạn nhiều bit Chip hệ thống đa nhân 32 MSR Machine Status Register Thanh ghi trạng thái máy 33 NoC Network-on-Chip Chip tích hợp mạng 34 NRE Non Recurring Engineering Chi phí khơng có tính kỹ thuật 35 OEM Original Equipment Manufacturer Nhà sản xuất thiết bị gốc 36 PC Program Counter Bộ đếm chƣơng trình 37 PE Processing Element Phần tử xử lý 38 PLB Processor Local Bus Bus nội xử lý 39 PLC Power Line Communication Truyền thông điện lƣới 40 PRM Partially Reconfigurable Module Mơ-đun tái cấu hình phần 41 PRR Partially Reconfigurable Region 42 RAMPSoC Runtime Adaptive MultiProcessor System-on-Chip Khu vực tái cấu hình phần Chip đa nhân thời gian chạy thích nghi 43 RB Recovery Bus Bus phục hồi 44 Re2DA Reliable and Recofigurable Dynamic Architecture Kiến trúc tái cấu hình linh động tin cậy 45 RF Radio Frequency Tần số vô tuyến 46 RISC Reduced Instruction Set Computer Máy tính với tập lệnh rút gọn 47 SAPECS Secured Architecture and Protocols for Enhanced Car Safety 48 SBU Single Bit Upset 49 SDK Bộ phát triển phần mềm 50 SEC-DED Software Development Kit Single Error Correction-Double Error Detection 51 SEE Single Event Effect Ảnh hƣởng kiện đơn 52 SEFI Single Event Functional Interrupt Chức ngắt kiện đơn 53 SEGR/SEB Single Event Gate Rupture/Burnout Sự kiện cháy hỏng cổng logic Các phƣơng thức kiến trúc để đảm bảo tăng cƣờng mức độ an toàn cho xe Bit nhiễu loạn đơn Sửa lỗi đơn – phát lỗi kép 54 SEL Single Event Latch-up Sự kiện dò dòng đơn, có ion lƣợng cao xuyên qua cổng logic, CMOS thƣờng bị 55 SET Single Event Transient Sự kiện đơn tạm thời, phóng tĩnh điện, 56 SEU Single Event Upset Sự kiện đơn nhiễu loạn, xạ, 57 TMR Triple Modular Redundancy Dự phịng ba mơ-đun 58 VHDL Very-High-Speed Integrated Circuit (VHSIC) – Hardware Description Language Ngôn ngữ mơ tả phần cứng cho mạch tích hợp tốc độ cực cao Nguyễn Viết Hiếu – K16D2 DANH MỤC CÁC BẢNG Bảng 3.1: Các tài nguyên phần cứng hệ thống 54 Bảng 3.2: Thời gian thao tác Bitstream 55 Bảng 3.3: So sánh kỹ thuật chịu lỗi khác 56 Bảng 3.4: Đo lƣờng hiệu suất Ethernet 57 Bảng 4.1: Các kết thử nghiệm 67 DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ Hình 1.1: Các xu hƣơng ngành công nghiệp ô tô (dữ liệu đƣợc cung cấp TRW Auto-motive [51]) 11 Hình 1.2: Tổ chức dự án CIFAER 12 Hình 2.1: Kiến trúc chung FPGA 15 Hình 2.2: Hệ thống dựa vi xử lý kiểm sốt tài ngun cấu hình lại 19 Hình 2.3: Quy trình thiết kế tiêu chuẩn cho hệ thống tái cấu hình linh động 20 Hình 2.4: Phân loại SEE 22 Hình 2.5: Ảnh hƣởng SEU đến trạng thái tế bào nhớ 23 Hình 2.6: Các ảnh hƣởng SEU nhớ cấu hình Xilinx Virtex 24 Hình 2.7: Rối loạn không liên tục 25 Hình 2.8: Rối loạn liên tục 26 Hình 2.9: Nhân đơi so sánh (DWC) 27 Hình 2.10: Phát lỗi ECU dự án SAPECS 27 Hình 2.11: Dự phịng ba mơ-đun (TMR) 28 Hình 2.12: Bộ xác định bảng chân lý 28 Hình 2.13: Phƣơng án Xilinx TMR—XTMR 29 Hình 2.14: Phƣơng án dự phòng thời gian cho logic tổ hợp 29 Hình 2.15: Mơ hình ReCoNets Multi-FPGA 30 Hình 2.16: Phục hồi kiểu rollback dùng checkpointing 31 Hình 2.17: Rollback hệ thống song công 32 Hình 2.18: Rollforward scheme 32 Hình 2.19: Nguyên lý lát gạch - Tiling 35 Hình 2.20: Quy trình thiết kế giảm SEU SET 37 Nguyễn Viết Hiếu – K16D2 Hình 3.1: Cấu trúc FT-DyMPSoC 42 Hình 3.2: Thuật toán ma trận kết nối 43 Hình 3.3: Giản đồ thời gian FT-DyMPSoC 44 Hình 3.4: Kỹ thuật ‗lát gạch‘ sử dụng PROHIBIT 45 Hình 3.5: Phƣơng án giảm lỗi 45 Hình 3.6: Phân cấp thiết kế 46 Hình 3.7: Quy trình thiết kế thay đổi cho hệ thống tự động cấu hình lại phức tạp 47 Hình 3.8: Cấu trúc nội Re2DA 50 Hình 3.9: Chịu lỗi tảng nhiều FPGA 51 Hình 3.10: Chiến lƣợc phục hồi lỗi 52 Hình 3.11: Tổng quan việc thực hệ thống FPGA Editor với ứng dụng oto 53 Hình 3.12: Khoảng thời gian đồng hóa 55 Hình 4.1: Hiệu hệ thống với ba xử lý Tint = 100ms 68 Hình 4.2: Xác suất sửa chữa với ba xử lý Tint = 100ms 68 Hình 4.3: Hiệu suất xác suất sửa chữa với Failure Rate=151 FIT 69 Hình 4.4: Mơ hình MPSoC chịu lỗi 71 Hình 4.5: Cơ chế chịu lỗi cho mơ hình đề xuất 71 Hình 4.6: Thực mơ hình xử lý 72 Hình 4.7: Mẫu mã code thành phần 73 Nguyễn Viết Hiếu – K16D2 CHƢƠNG 1: GIỚI THIỆU 1.1 Đặt vấn đề Các ứng dụng quan trọng nhƣ quân sự, hàng không vũ trụ, ô tô y tế yêu cầu phải thực chiến lƣợc chịu lỗi để đảm bảo hoạt động tin cậy thời gian sống hệ thống Một khiếm khuyết trình hoạt động hệ thống an tồn, quan trọng gây nguy hiểm cho sống ngƣời mơi trƣờng dẫn đến thiệt hại nặng nề tài Các yêu cầu nghiêm ngặt độ tin cậy đặt thách thức cho ngành thiết kế điện tử Các ứng dụng lĩnh vực không gian, ứng dụng từ xa gặp phải vấn đề sửa chữa hệ thống chúng đƣợc khởi chạy trong môi trƣờng riêng biệt Nghiên cứu công nghệ cao tìm kiếm giải pháp ngành cơng nghiệp cố gắng để giảm bớt thiệt hại thực chƣơng trình chịu lỗi Gần đây, ngành cơng nghiệp tơ cho thấy q trình chuyển đổi đáng kể từ kỹ thuật khí sang sản phẩm điện tử Các điều khiển khí hơn, đƣợc thay thành phần điện tử (điều khiển X-by-wire) đƣợc gọi ECU (bộ điều khiển điện tử) ECU có khắp nơi dẫn ngành công nghiệp điện tử ô tô để đối mặt với thách thức tƣơng tự nhƣ yêu cầu an toàn thiết bị điện tử lĩnh vực hàng khơng vũ trụ Ngồi ra, q trình biến thể lão hóa, sau thời gian dài hoạt động, mạch điện tử sinh lỗi Hậu loại lỗi vĩnh viễn giải cách sử dụng chiến lƣợc áp dụng cho lỗi thống qua Thơng thƣờng, giải pháp áp dụng để đối phó hiệu với vấn đề an tồn thƣờng có xu hƣớng tăng tài nguyên máy tính dựa dự phịng phần tử xử lý Các hoạt động xác toàn hệ thống cần phải đƣợc đảm bảo lỗi hệ thống thực tế xuất lỗi thiết kế Thật khơng may, dự phịng trở thành vấn đề kỹ thuật tăng khả chịu lỗi tổng chi phí xây dựng phát triển sản phẩm Dự phòng phần cứng rõ ràng cần thêm tài nguyên để thực chức Bên cạnh vấn đề chi phí, dự phịng tài nguyên máy tính đặt vấn đề tỷ lệ sử dụng chúng tổng chi phí tài nguyên Tổng chi phí tài ngun mơ-đun hạn chế việc thực chức cụ thể tảng định, có khả hạn chế sức mạnh xử lý tổng thể hệ thống Hạn chế hiệu suất xử lý có tác động đáng kể ứng dụng ngày Càng nhiều ứng dụng phức tạp cho hệ thống điện tử nói chung cho điều khiển điện tử tơ nói riêng dẫn đến tích hợp quy mơ lớn thành phần điện tử Xu hƣớng tạo thống tính tốn song song để giải vấn đề phức tạp với hạn chế thời gian cụ thể Một hệ thống tính tốn song song đƣợc tạo thành từ phần tử xử lý khác (PE – Processing Element) làm việc hợp tác để giải vấn đề Các hệ thống nhúng có chứa xử lý có mục Nguyễn Viết Hiếu – K16D2 đích chung để tăng linh hoạt chƣơng trình phần mềm thành phần phần cứng chuyên dụng để tăng hiệu xuất xử lý Ngày nay, hệ thống nhúng cần sức mạnh tính tốn để đáp ứng nhu cầu ứng dụng nhƣ âm / hình ảnh, mã hóa / giải mã, xử lý hình ảnh, Chíp xử lý đa nhân (MPSoC) lựa chọn để giải yêu cầu tính toán ngày tăng Cách tiếp cận dựa linh hoạt định để lập trình lại phần mềm Hơn nữa, hệ thống hiệu suất cao đƣợc xây dựng lên với việc thực chức song song lõi xử lý khác Gần đây, tiến công nghệ quy trình ngành cơng nghiệp bán dẫn cho phép nhà sản xuất phát triển hỗ trợ công nghệ để nâng cao chất lƣợng, hiệu suất độ tin cậy hệ thống Vi mạch tích hợp chuyên dụng (ASIC) đáp ứng ràng buộc thời gian thực cho phép xây dựng phƣơng án với độ tin cao, nhƣng chúng không cung cấp linh hoạt cần thiết Nhƣ vậy, tính linh hoạt, tăng tốc phần cứng lập trình đƣợc cần thiết Cùng với yêu cầu tăng hiệu suất, chất lƣợng độ tin cậy, ngành công nghiệp điện tử tập trung tới vấn đề giảm chi phí sản phẩm Những kỳ vọng giảm chi phí bắt buộc nhà sản xuất để phát triển công nghệ nâng cao hiệu sản xuất để đáp ứng mục tiêu cắt giảm chi phí Giải pháp ASIC thƣờng địi hỏi chi phí đáng kể tiến độ chi phí khơng có tính kỹ thuật (NRE) để chuyển thiết kế tới q trình chế tạo, mâu thuẫn với xu hƣớng công nghiệp hành Một giải pháp cho vấn đề này, đƣợc chấp nhận ngành công nghiệp ô tô, công nghệ ―mảng cổng logic lập trình đƣợc‖ (FPGA) cho phép thêm tính linh hoạt, giảm chi phí hỗ trợ thực yêu cầu Các nhà cung cấp FPGA tận dụng cách mạng cơng nghệ để cung cấp thiết bị cấu hình lại bao gồm hàng triệu cổng logic lập trình đƣợc với nhiều MB nhớ nội lõi xử lý phù hợp cho tùy biến lƣợng lớn ứng dụng Sự kết hợp việc tái sử dụng tài sản trí tuệ (IP), chi phí đơn vị thấp tƣơng đối dễ dàng thực dẫn đến xuất FPGA ngày tăng ngành công nghiệp Ngƣời thiết kế chuyển sang giải pháp FPGA để thực tính cần thiết hay tính khơng sẵn có với thành phần tiêu chuẩn Công nghệ phổ biến phần nỗ lực tăng cƣờng tiếp thị nhà sản xuất FPGA, nhƣng chủ yếu giá ngày thấp sản phẩm Tuy nhiên, FPGA không hấp dẫn vấn đề giá, mà việc giảm thời gian đƣa sản phẩm điện tử thị trƣờng quan trọng Việc sử dụng FPGA cho phép nhà sản xuất đƣa nhanh chóng chức mà khơng cần nhiều thời gian nhƣ phát triển để tùy biến ASIC Điều hiển nhiên nỗ lực kết hợp nhà cung cấp FPGA nhà cung cấp bên thứ ba để cung cấp nội dung cụ thể, chẳng hạn nhƣ lõi điều khiển truyền thông đặc biệt cho ứng dụng ô tô (CAN, MOST, FlexRay, vv) Hơn nữa, lợi chi phí FPGA so với loại ASIC Nguyễn Viết Hiếu – K16D2 10 đặc biệt quy mô, làm giảm trình bƣớc cơng nghệ thực tế, chi phí thiết kế lại vƣợt q triệu la [48] Đƣợc cơng nhận mạch logic tái cấu hình đáp ứng yêu cầu hiệu suất xử lý khả mở rộng ứng dụng Ƣu điểm loại giải pháp khơng nằm khả hệ thống tăng số lƣợng thành phần xử lý, mà tổng quát kiến trúc đƣợc đề xuất để tối ƣu hóa việc sử dụng tài nguyên, đặc biệt sau thời gian nhàn rỗi Khái niệm lập trình lại định nhiều phƣơng pháp tiếp cận để thiết kế FPGA Không giống nhƣ ASIC, chi phí thiết kế lại vƣợt q triệu la, chi phí để sửa chữa hay thay đổi thiết kế FPGA đƣợc coi tƣơng đối thấp Do đó, FPGA xuất phép tạo nhanh thử nghiệm tích hợp mức hệ thống thiết kế, tinh chỉnh sửa đổi thiết kế đƣợc hồn thành thơng qua lập trình lại nhiều lần thiết bị Hơn nữa, tính tiên tiến gần đƣợc giới thiệu FPGA đại, cấu hình lại phần linh động (DPR - dynamic partial reconfiguration) cung cấp hội để tăng cƣờng linh hoạt có độ tin cậy hệ thống mục tiêu DPR cho phép thiết kế nhiều mơ-đun thời gian Tính cho phép sửa đổi thời gian chạy, bổ sung phần FPGA phần lại mạch chạy Bằng cách sử dụng DPR, nhà thiết kế làm tăng đáng kể chức FPGA, cho phép hệ thống đƣợc thực thiết bị nhỏ so với công nghệ khác Khai thác DPR cho hệ thống điện tử ô tô cho phép thực kỹ thuật chịu lỗi theo kiểu truyền thống nhƣ dự phòng cổ điển cách sử dụng nguồn tài ngun cấu hình lại sẵn có Hơn nữa, mơ hình DPR cho phép phát triển chiến lƣợc cho thiết kế hệ thống chịu lỗi Ví dụ, DPR dễ dàng thực chế phục hồi hệ thống sau xảy lỗi, đƣa mô-đun bị lỗi đến hoạt động với nhiệm vụ mà khơng làm gián đoạn mô-đun khác, sửa đổi mô-đun để thực nhiệm vụ bị gián đoạn Tính khơng có mức độ linh hoạt cao, mà tính liên tục dịch vụ đƣợc tăng lên đáng kể Khơng cần khởi động lại tồn FPGA, trạng thái hoạt động hệ thống đƣợc đảm bảo, cho phép dễ dàng chuyển đổi chế độ bị xuống cấp trì hầu hết dịch vụ quan trọng Một xu hƣớng đƣa tính DPR vào thiết kế với tảng đa xử lý nhƣ MPSoC động Sự phối hợp đƣa đến mức độ tự thiết kế hệ thống hành vi thời gian chạy Trong hệ thống nhƣ vậy, không phần mềm, giống nhƣ MPSoC tĩnh, mà phần cứng đƣợc điều chỉnh phù hợp thời gian chạy Việc thích ứng linh hoạt kiến trúc phần cứng cho nhà thiết kế mức độ linh hoạt để đảm bảo phân phối tối ƣu hóa nhiệm vụ tính tốn tế bào xử lý thực đầy đủ ràng buộc hiệu suất, lƣợng tiêu hao Nguyễn Viết Hiếu – K16D2 68 Hình 4.1: Hiệu hệ thống với ba xử lý Tint = 100ms Hình 4.2: Xác suất sửa chữa với ba xử lý Tint = 100ms So với hệ thống dùng kỹ thuật làm (phƣơng trình 4.17 4.19), sẵn sàng 99,99999999% 99,9999999% 360 DMIPS, độ tin cậy 72,9% 97% (hình 4.2), tƣơng ứng với tỷ lệ làm 10 lần (Rscrub = 10) 100 lần (Rscrub = 100) cao tỷ lệ lỗi Với cách tiếp cận này, hiệu suất hệ thống nhẹ giảm 0,2% (359 so với 360 DMIPS) nhƣng xác suất điều chỉnh đƣợc cải thiện đáng kể, phƣơng pháp tiếp cận cung cấp xác suất sửa chữa 100% với độ xác 10-11 so với hai hệ thống dùng kỹ thuật làm sạch: 72,9% với Rscrub = 10 97% với Rscrub = 100 Và kể từ Mean Time Between Failure (MTBF) thiết bị Virtex-5 khoảng hàng chục năm [12] Vì vậy, thời gian hai hoạt động làm năm, tháng ngày Kỹ thuật làm khơng đƣợc áp dụng thƣờng xun khả khơng phát lỗi chức ngắt dài thời gian cấu hình lại Nguyễn Viết Hiếu – K16D2 69 dài Do đó, xác suất sửa chữa hệ thống cách sử dụng kỹ thuật làm thấp (72,9% 97%) Ngƣợc lại, áp dụng thuật toán ma trận kết nối, có khả điều chỉnh tốt Trao đổi ma trận kết nối đóng vai trị trình tự kiểm tra xử lý mạng Quá trình nhanh nhiều so với cấu hình lại kỹ thuật làm Và đặc biệt là, nhờ thời gian ngắn, trao đổi đƣợc thực thƣờng xuyên dẫn đến cải tiến lớn xác suất điều chỉnh Hình 4.1 4.2 cho thấy hiệu hệ thống xác suất điều chỉnh so sánh phƣơng pháp tiếp cận FT-DyMPSoC hệ thống dùng kỹ thuật làm với tỷ lệ làm tƣơng ứng 10 lần 100 lần nhanh so với tỷ lệ thất bại, biến thể Ni có nghĩa biến thể xác suất lỗi (phƣơng trình 4.8) Với Ni > 105 (hoặc Mean Time Between Failure MTBF < 41 ngày), hiệu hệ thống bắt đầu thấp so với hệ thống dùng kỹ thuật làm với Rscrub = 100, nhƣng xác suất sẵn sàng luôn 99,75%, xác suất điều chỉnh thực hẳn hai hệ thống dùng kỹ thuật làm (hình 4.2) Hình 4.3: Hiệu suất xác suất sửa chữa với Failure Rate=151 FIT Khi biết tham số Ni cách sử dụng đếm đƣợc kích hoạt ngắt khoảng dừng cấu hình lại đƣợc thực (một lỗi đƣợc phát hiện), tỷ lệ thất bại thiết bị môi trƣờng đƣợc dễ dàng suy luận để hệ thống chọn khoảng thời gian ngắt Tint tối ƣu cho hệ thống cụ thể Hình 4.3 cho thấy biến thể hiệu suất hệ thống xác suất sửa chữa chức biến đổi Tint Giá trị tỉ lệ thất bại số 151 FIT [12] (FPI = 44 * 10-11 (Fault/Second)) Áp dụng phƣơng trình 4.12 4.15, chƣơng trình chịu lỗi gần nhƣ đạt đƣợc xác suất sửa chữa 100% hiệu suất hệ thống tăng lên với việc tăng lên khoảng thời gian gián đoạn Nguyễn Viết Hiếu – K16D2 70 4.4.3 Kết luận Trong hệ thống MPSoC chịu lỗi, đánh đổi luôn tồn hiệu suất độ tin cậy: đạt đƣợc hiệu suất mong muốn kèm với mát độ tin cậy Chƣơng trình bày phƣơng pháp tiếp cận phân tích để đánh giá hiệu suất khả sửa chữa hệ thống MPSoC chịu lỗi Một đánh đổi hiệu suất độ tin cậy tồn hệ thống MPSoC chịu lỗi Mơ hình phân tích đƣợc áp dụng cho hệ thống FT-DyMPSoC: hiệu suất tốt / đánh đổi xác suất hiệu chỉnh, sử dụng tài ngun phần cứng nhiều Mơ hình cho phép ngƣời thiết kế hệ thống để lựa chọn đặc tính hệ thống theo yêu cầu thiết kế trƣớc Hơn nữa, mơ hình đƣợc khơng giới hạn FPGA thƣơng mại, áp dụng rộng đƣợc mở rộng cách thêm thơng số thích hợp để mơ hình hóa 4.5 Mơ mơ hình kiểm tra cho MPSoC chịu lỗi Phát triển xác thực hệ thống MPSoC với tính chịu lỗi phức tạp Tính phải đƣợc lên kế hoạch sớm tốt quy trình thiết kế Việc xây dựng phần cứng thực tế thƣờng đòi hỏi nhiều nỗ lực làm chậm q trình hồn thiện sản phẩm cuối Sử dụng ngôn ngữ mô hình hóa cấp hệ thống để mơ hình tảng nhanh chóng xác thực khái niệm tính chịu lỗi hệ thống phức tạp cấp độ khác Nghiên cứu kỹ thuật cao quan tâm tới mơ hình hóa hệ thống phức tạp cấp cao Phƣơng pháp [25] trình bày mơ hình hóa mơ MPSoC có bao gồm tái cấu hình lại linh động Cách tiếp cận không thực chế chịu lỗi khơng xem xét tái cấu hình linh động Trong [15], phƣơng pháp đƣợc đề xuất thực thiết kế tàu thăm dị khơng gian mơ hình phần cứng tái cấu hình phần cách sử dụng TLM nhƣng khơng có MPSoC mơ hình hóa khả chịu lỗi Một phƣơng pháp khác [47] hỗ trợ mơ hình hệ thống đa MicroBlaze cách sử dụng mô StepNP tảng khai phá mức độ khai phá kiến trúc hệ thống Cách tiếp cận không thực tái cấu hình linh động nào, chế chịu lỗi Trong [38] khung mức hệ thống dựa chu kỳ gọi GRAPES đƣợc đề xuất cho mơ hình hóa thiết kế MPSoC khơng đồng cho phép mơ hình cấu trúc mơ-đun để đối phó với thách thức mơ hình hóa, mơ thiết kế cho hệ thống MPSoC Nó cung cấp tốc độ mơ nhanh chóng, trì độ xác mức chu kỳ Cơng trình hỗ trợ cấu hình lại linh động nhƣng khơng có chế chịu lỗi Hình 4.4 cho thấy mơ hình có chứa mơ-đun xử lý (µP), kết nối điểm-điểm xử lý dựa kênh FIFO, nhớ chia sẻ (SM) cơng cụ có khả chịu lỗi Mỗi mô-đun xử lý tự động cấu hình lại xử lý việc thực nhiệm vụ bình thƣờng nhiệm vụ chịu lỗi Mỗi xử lý có nhớ cục tƣơng ứng (LM) để lƣu trữ bối cảnh phần mềm riêng SM đƣợc sử dụng để lƣu trữ bitstream xử lý cấu hình lại đƣợc đƣợc nạp trƣớc tiên nhƣ có chứa Nguyễn Viết Hiếu – K16D2 71 bối cảnh phần mềm tất xử lý trình thực Đa truy cập tới SM đƣợc thực thông qua kênh TLM (Transaction -Level Modeling) Hình 4.4: Mơ hình MPSoC chịu lỗi Công cụ chịu lỗi bao gồm hai khối: điều khiển ngắt điều khiển cấu hình lại Cơng cụ có ba chức nội tại: phát lỗi, sửa lỗi phục hồi bối cảnh sau loại bỏ lỗi Hình 4.5: Cơ chế chịu lỗi cho mơ hình đề xuất Khái niệm chế chịu lỗi đƣợc thực trình điều khiển ngắt điều khiển ngắt Tất xử lý bị ngắt thời điểm trao đổi ma trận Nguyễn Viết Hiếu – K16D2 72 kết nối để xác định xử lý bị lỗi liên kết lỗi để đƣợc cấu hình lại để loại bỏ lỗi Mơ hình hoạt động chế chịu lỗi đƣợc đƣa hình 4.5 Bộ xử lý liên kết lỗi đƣợc phát cấu hình lại trình ngắt Mơ hình thực xử lý đƣợc minh họa hình 4.6 Bộ điều khiển cấu hình lại kết nối với tất xử lý cấu hình lại vi xử lý bị lỗi Nó nhạy cảm với liệu nhận đƣợc từ xử lý để khởi tạo cấu hình lại Các liệu cấu hình lại nhận đƣợc đƣợc phân tích để xác định xử lý cần phải đƣợc cấu hình lại Việc vận hành vi xử lý bị lỗi phải dừng lại chờ đợi kiện đƣợc tạo điều khiển cấu hình Điều đƣợc minh họa hình hình 4.6, giá trị bitstream PBS_M xác, có nghĩa xử lý khơng bị lỗi thực nhiệm vụ trình ngắt nhƣ bình thƣờng Nếu giá trị thay đổi, nghĩa xử lý bị lỗi phải chờ đợi để cấu hình lại Sau cấu hình lại, PBS_M đƣợc khơi phục lại giá trị ban đầu xác Bây giờ, xử lý chờ đợi cho bối cảnh đƣợc nạp lại từ SM đƣợc sử dụng trình thực nhiệm vụ Hình 4.6: Thực mơ hình xử lý Khi khơng có lỗi, xử lý kiểm tra có xử lý khác cần tải lại bối cảnh Nếu xử lý khác cần cấu hình lại cần nạp lại bối cảnh Nó thực nhiệm vụ kết nhiệm vụ đƣợc gửi trình xử lý ngắt tới tất vi xử lý khác nơi lƣu trữ kết nhƣ nhiệm vụ bối cảnh nhớ cục Nguyễn Viết Hiếu – K16D2 73 Trong trƣờng hợp lỗi, vi xử lý đƣợc cấu hình lại, bối cảnh nhiệm vụ đƣợc nạp lại đƣợc lƣu trƣớc SM khơng có lỗi xảy nhiệm vụ đƣợc thực lại 4.5.1 Thực thành phần mơ hình Tất thành phần đƣợc mơ hình hóa SystemC Bộ xử lý đƣợc thực xây dựng mơ-đun SystemC với tiến trình SC_THREAD để xử lý việc thực nhiệm vụ bình thƣờng trình ngăt truy cập bitstream từ nhớ trƣờng hợp lỗi Mẫu mã SystemC cho mô-đun xử lý đƣợc hiển thị hình 4.7 (a) execution_run thực mơ hình vận hành xử lý Hình 4.7: Mẫu mã code thành phần Trong mơ hình này, nhớ chia sẻ (SM) đƣợc thực nhƣ mô-đun SystemC lƣu giữ bitstream xử lý Mã code SystemC cho nhớ đƣợc thể hình 4.7 (b) Hai socket mục tiêu TLM đƣợc khai báo chúng phải đƣợc đăng ký với giao diện đóng TLM Bộ nhớ thực giao diện đóng b_transport Bộ điều khiển ngắt mơ-đun SystemC mơ hình hóa nhƣ đếm nhạy cảm với xung nhịp Khi giá trị đếm đến số giá trị định trƣớc, kiện (SystemC xây dựng) đƣợc thơng báo kích hoạt dừng tất tiến trình tất mơ-đun xử lý thực trình xử lý ngắt tƣơng ứng chúng Bộ điều khiển cấu hình lại mơ-đun SystemC thực cấu hình lại xử lý bị lỗi Nó sử dụng tiến trình sc_method nhạy cảm với liệu nhận đƣợc từ vi xử lý để bắt đầu cấu hình lại Nguyễn Viết Hiếu – K16D2 74 4.5.2 Phân tích Khái niệm xác thực phƣơng pháp chịu lỗi đƣợc thực cách mô tả lỗi mô-đun xử lý sau kiểm tra, hệ thống phát sửa chữa lỗi hay không Loại lỗi thay đổi bên bitstream đại diện mơ hình xử lý liên quan Phân tích để nhận thấy khoảng thời gian ngắt thay đổi ảnh hƣởng đến hiệu suất khả chỉnh sửa Ba kịch ngắt đƣợc thực 100ms, 150ms 300ms Hệ thống với thời gian ngắt 100ms đáng tin cậy so với hai hệ thống khác lỗi hệ thống đƣợc phát sửa chữa sớm so với hai hệ thống khác Thời gian thực mơ hình đƣợc đo 1000 lần liên tiếp kết đạt đƣợc cách lấy trung bình mẫu Trình xử lý ngắt 1595.6µs khơng có lỗi hệ thống Trình xử lý ngắt 2.969,25µs có lỗi hệ thống Khi lỗi xảy ra, trình xử lý ngắt nhiều thời gian thời gian cần thiết để đồng ma trận kết nối bao gồm thời gian cấu hình lại Tăng tần số ngắt ảnh hƣởng tiêu cực đến hiệu suất hệ thống trình xử lý ngắt đƣợc gọi thƣờng xuyên thời gian để thực nhiệm vụ Điều tồi tệ trƣờng hợp lỗi Cần phải có số đánh đổi việc lựa chọn điểm ngắt, để xác suất điều chỉnh hiệu suất khơng có ảnh hƣởng tiêu cực Điều phụ thuộc vào ứng dụng quan trọng chạy MPSoC Nguyễn Viết Hiếu – K16D2 75 CHƢƠNG 5: KẾT LUẬN VÀ QUAN ĐIỂM 5.1 Kết luận Trong lĩnh vực điện tử khác nhau, nhu cầu tính tốn ngày tăng sản phẩm đòi hỏi việc hội nhập với quy mô lớn điều khiển điện tử Các ngành công nghiệp ô tô phát triển từ điều khiển khí tới điều khiển điện tử gọi X-byWire Một xe đại tích hợp nhiều dịch vụ bổ sung nhƣ: dẫn đƣờng, thơng tin giải trí hệ thống hỗ trợ lái xe nâng cao (ADAS) mà phải cần hỗ trợ hàng trăm ECU Đặc biệt, điều khiển ô tô yêu cầu mức độ an toàn vài tin cậy cao trình điều khiển ngƣời tham gia giao thơng Do đó, sản phẩm điện tử cần phải đƣợc đóng gói cơng nghệ chế tạo thực công nghệ thiết kế Một mạch đƣợc đóng gói cơng nghệ chế tạo thực tốn q trình nhƣ thích hợp cho sản xuất số lƣợng lớn Với trình sản xuất đó, giải pháp cơng ty, nhà sản xuất thiết bị gốc (OEM) sản phẩm đƣợc thay giải pháp công ty khác Trong bối cảnh này, FPGA thƣơng mại lên nhƣ ứng cử viên tốt để đƣợc sử dụng môi trƣờng nhiệm vụ quan trọng, tài ngun cấu hình lại mật độ cao, giá thấp dịch vụ bảo trì thấp Tuy nhiên, FPGA nhạy cảm với phần tử điện tử, số phƣơng án chịu lỗi phải đƣợc áp dụng hệ thống Đặc biệt, việc sử dụng FPGA thƣơng mại dựa SRAM cho nhiệm vụ quan trọng từ xa có giá trị khả chúng tái lập trình lại nhiều lần cần thiết thời gian ngắn FPGA dựa SRAM nhanh chóng hồn thiện để đƣa thị trƣờng, thời gian phát triển ngắn khả trì cao dịch vụ Hơn FPGA tái cấu hình tự động cho phép thay đổi thiết kế trực tuyến giảm chi phí sửa lỗi cải thiện hiệu hệ thống sau triển khai Sự gia tăng độ phức tạp logic lập trình với nhiều logic tái cấu hình nhúng vào thiết bị FPGA đáp ứng tăng trƣởng nhu cầu tính tốn ngành điện tử tơ Các ràng buộc để đảm bảo an tồn cho ngƣời địi hỏi việc tích hợp phƣơng án chịu lỗi sản phẩm điện tử để thích ứng với mơi trƣờng khắc nghiệt khác Trong luận văn này, nghiên cứu giải pháp kỹ thuật cao khả chịu lỗi không nhắm mục tiêu lĩnh vực ô tô Tổng hợp giải pháp để thực MPSoC lỗi chịu hồn tồn linh động đối phó với lỗi tạm thời thƣờng trú FPGA Một số phƣơng án giảm lỗi đƣợc giới thiệu thực hệ thống FT-DyMPSoC: thuật toán ma trận kết nối để phát lỗi, cấu hình lại phần kỹ thuật lát gạch để sửa lỗi, rollback kết hợp với checkpointing để phục hồi bối cảnh phần mềm hệ thống sau xảy lỗi Các phƣơng án thay đổi quy trình thiết kế tiêu chuẩn để tạo điều kiện tốc độ xây dựng FT-DyMPSoC đƣợc giới thiệu Khái niệm socket wrapper Nguyễn Viết Hiếu – K16D2 76 đƣợc thêm vào để dễ dàng sửa đổi thiết kế thiết kế ban đầu Sự can thiệp nhà thiết kế đƣợc rút ngắn phức tạp hệ thống đƣợc quản lý công cụ CAD Sửa đổi quy trình thiết kế khơng giới hạn để xây dựng lên FT-DyMPSoC, cho phép xây dựng hệ thống mô-đun phức tạp cần thay đổi nhỏ so với thiết kế ban đầu Mơ hình phân tích đƣợc giới thiệu để đánh giá cân nhắc lựa chọn chƣơng trình chịu lỗi Sử dụng mơ hình này, đánh giá hệ thống FT-DyMPSoC so với kỹ thuật làm Việc giảm hiệu suất chút đạt đƣợc thành cơng đáng kể độ tin cậy Mơ hình có áp dụng cho chƣơng trình chịu lỗi cách thêm thơng số thích hợp để mơ hình hóa Quy mô mẫu thiết kế ngày tăng, nhiều thời gian cho tồn giai đoạn thiết kế Thông thƣờng, xác minh kiểm tra chiếm phần lớn tổng thời gian thiết kế Một phƣơng pháp để giảm thời gian thiết kế kiểm tra cho MPSoC sử dụng mô cấp cao với ngơn ngữ mơ hình hóa nhƣ SystemC, OpenVera, Mơ hình cho phép mơ , kiểm tra cấp cao cung cấp cho ngƣời thiết kế hội để thực nhanh hơn, mơ hình mô cấp cao, so sánh với mô hình phần cứng chi tiết Do đó, mơ hình mơ này, cho phép nhanh chóng xác minh tính hiệu phƣơng án chịu lỗi dung áp dụng hệ thống; thứ hai, giúp ứng dụng ngƣời dùng thiết kế gỡ lỗi nhanh chóng 5.2 Quan điểm Trong luận văn, phƣơng án có đƣợc tổng hợp giới thiệu Có nhiều sở để thực cơng trình tƣơng lai nhằm tăng cƣờng phƣơng án tổng hợp Mơ hình phân tích đƣợc giới thiệu cung cấp phƣơng pháp đánh giá nhanh chóng để kiểm tra xác minh cho phƣơng án giảm lỗi Tuy nhiên, tính xác mơ hình cần phải tiếp tục đƣợc xác minh cần phải có kết khác từ chiến dịch tiêm lỗi khác phƣơng án giảm lỗi khác Xuyên suốt luận văn này, tập trung quan tâm đến ảnh hƣởng lỗi mạch quan tâm đến làm để khắc phục ảnh hƣởng Tuy nhiên, có lỗi khác (khơng phải lỗi mạch) quan trọng ứng dụng nhiệm vụ quan trọng dẫn tới hệ thống thất bại Kiểu lỗi đƣợc tạo q trình thiết kế, khơng phải khiếm khuyết mạch Một lỗi lập trình vi xử lý, tín hiệu bị lập trình khối phần cứng VHDL, tất loại lỗi có tính hệ thống gây hậu nghiêm trọng ngƣời môi trƣờng Loại thất bại đƣợc sửa chữa cách sử dụng phƣơng án dƣ thừa bình thƣờng, lỗi xuất tất dự phòng Đây vấn đề an toàn chức [22] đòi hỏi đa dạng thiết kế để tránh thất bại có hệ thống quản lý lỗi phần cứng ngẫu nhiên Một chức nên đƣợc thực theo cách khác Nguyễn Viết Hiếu – K16D2 77 lúc, kết đƣợc so sánh để lựa chọn Ví dụ, thay thực chức xử lý lõi mềm, nên thực chức xử lý lõi mềm, xử lý lõi cứng xử lý DSP Một xác định lựa chọn kết xác từ ba kết đầu Cần thực ba cách khác cho chức chƣơng trình để tránh lỗi hệ Nền tảng đa dạng đối phó với thất bại phần cứng tạm thời Một thiết kế FPGA với nguồn tài nguyên tự động cấu hình lại, với ma trận FPGA, thấy xử lý DSP, xử lý lõi cứng nhƣ PowerPC ARM Trong ma trận thiết bị này, tất vấn đề luận văn đƣợc nhanh chóng đƣợc triển khai Hơn nữa, nhờ vào đa dạng thành phần, lỗi xuất mơ-đun giai đoạn phát triển mơ-đun đƣợc hồn tồn tách rời Nền tảng phần cứng đƣợc phát triển nhanh chóng từ xử lý thành hệ thống đa xử lý để đáp ứng yêu cầu khách hàng Xu hƣớng bắt buộc chức cụ thể ngƣời dùng cuối phải đƣợc tích hợp vào hệ thống nhƣ phần mềm phần cứng Từ cho thấy chức phần mềm thêm vào tùy biến giúp thị trƣờng phần mềm nhúng lĩnh vực ô tô, nhƣ lĩnh vực khác tăng trƣởng theo cấp số nhân Do đó, tảng phần mềm định phải phù hợp với tiêu chuẩn công nghiệp để giúp làm giảm bớt hội nhập tảng phần cứng Autosar [13] đƣợc tạo để phát triển chuẩn công nghiệp mở cho kiến trúc phần mềm ô tô Autosar cung cấp sở hạ tầng phần mềm phổ biến dựa giao thức tiêu chuẩn hóa cho tầng khác để đạt đƣợc mục tiêu kỹ thuật mô đun khả mở rộng, chuyển giao, dùng lại chức năng, Trong Autosar, phát triển phần mềm đƣợc liên kết với kiến trúc phần cứng (ECU) phép tái sử dụng tái lập chức xe tơ Do đó, có ràng buộc việc thiết kế hệ thống điện tử ô tô phải tuân thủ với tiêu chuẩn Autosar Nguyễn Viết Hiếu – K16D2 78 TÀI LIỆU THAM KHẢO Tiếng Anh A Avizienis, J.C Laprie, B Randell, and C Landwehr (2004), "Basic Concepts and Taxonomy Of Dependable and Secure Computing", IEEE Transactions on Dependable and Secure Computing, 1(1): 11–33, ISSN 1545-5971 A Grama (2003), Introduction to Parallel Computing, Addison-Wesley A Kanamaru, H Kawai, Y Yamaguchi, and M Yasunaga (2009), "Tile-Based Fault Tol-erant Approach Using Partial Reconfiguration", In Proc Int Workshop on Recon-figurable Computing: Architectures, Tools and Applications, LNCS, volume 5453, pp 293–299 A Klimm, L Braun, and J Becker (2008), "An Adaptive and Scalable Multiprocessor System for Xilinx FPGAs Using Minimal Sized Processor Cores", In IEEE International Symposium on Parallel and Distributed Processing A Montone, V Rana, M.D Santambrogio, D Sciuto, and P di Milano (2008), "HARPE: A Harvard-based Processing Element Tailored for Partial Dynamic Reconfigurable Architectures", In IEEE International Symposium on Parallel and Distributed Processing A.A.M Bsoul, N Manjikian, and L Shang (2010), "Reliability-and Process Variation-Aware Placement for FPGAs", In Design, Automation and Test in Europe Actel Inc (2010), RTAX-S/SL and RTAX-DSP Radiation-Tolerant FPGAs AD Houghton (1997), The Engineer’s Error Coding Handbook, Chapman & Hall Altera Corporation (2002), Excalibur Devices Hardware Reference Manual, (V3.1) 10 Altera Corporation (2005), Nios II Processor Reference Handbook 11 Atmel (2007), Secured Architecture and Protocols for Enhanced Car Safety, (SAPECS) 12 Austin Lesea (2009), Continuing Experiments of Atmospheric Neutron Effects on Deep Submicron Integrated Circuits, (WP286), Technical report, Xilinx Inc, URL www.xilinx.com/support/documentation/white_papers/wp286.pdf 13 AUTOSAR GbR "AUTomotive Open System Architecture", URL http: //www autosar.org/ 14 B Dutton and C Stroud (2009), "Single Event Upset Detection and Correction in Virtex-4 and Virtex-5 FPGAs", In Int Conf on Computers and Their Applications, pp 57–62 15 C Amicucci, et al (2006), "SyCERS: A SystemC Design Exploration Framework for SoC Reconfigurable Architecture", In ERSA’06, pp 63–69 Nguyễn Viết Hiếu – K16D2 79 16 C Haubelt, D Koch, and J Teich (2004), "Basic OS Support for Distributed Reconfig-urable Hardware", In Computer Systems: Third and Fourth International Workshops, SAMOS 2003 and SAMOS 2004 17 C Pilotto, J.R Azambuja, and F.L Kastensmidt (2008), "Synchronizing Triple Modular Redundant Designs in Dynamic Partial Reconfiguration Applications", In The 21st Annual Symposium on Integrated Circuits and System Design, pp 199– 204 18 Carl Carmichael, Michael Caffrey, Anthony Salazar (2000), Correcting SingleEvent Upsets Through Virtex Partial Configuration, Xilinx(XAPP216 v1.0), Los Alamos National Laboratories, http: //www.xilinx.com/support/documentation/ application_notes/xapp216.pdf 19 D Gohringer, M Hubner, T Perschke, and J Becker (2008), "New Dimensions for Multi-processor Architectures: On Demand Heterogeneity, Infrastructure and Performance Through Reconfigurability-The RAMPSoC Approach", In International Conference on Field Programmable Logic and Applications, pp 495–498 20 Dhiraj K Pradhan and Nitin H Vaidya (1997), "Brief Contributions: RollForward and Rollback Recovery: Performance-Reliability Trade-Off", IEEE Transactions on Computer, 46(3), pp 372–378 21 E Salminen, A Kulmala, and T D Hamalainen (2008), Survey of network-onchip pro-posals, OCP-IP White Paper, http: //www.ocpip.org/whitepapers.php 22 Exida (2006), "IEC 61508 Overview Report", Technical report, URL http: //www.iec.ch/cgi-bin/procgi.pl/www/iecwww.p?wwwlang=e&wwwprog=seabox 1.p&progdb=db1&seabox1=61508 23 F Abate et al (2009), "New Techniques for Improving the Performance of the Lockstep Ar-chitecture for SEEs Mitigation in FPGA Embedded Processors", IEEE Transactions on Nuclear Science, 56(4): 1992–2000 24 F Lima, L Carro, and R Reis (2003), "Designing Fault Tolerant Systems into SRAM-based FPGAs", In Design Automation Conference, pp 650–655 ACM New York, NY, USA 25 G, Beltrame, et al (2008), "High-Level Modeling and Exploration of Reconfigurable MP-SoCs" In AHS-2008, pp 330–337 26 G.E Moore (1975), "Progress in Digital Integrated Electronics", In Digest of the 1975 International Electron Devices Meeting, pp 11–13, New York Bibliography 115 27 H Castro, A.A Coelho, and R.J Silveira (2008), "Fault-Tolerance in FPGA‘s through CRC Voting", In The 21st Annual Symposium on Integrated Circuits and System Design, pp 188–192 ACM New York, NY, USA 28 H Guzmán-Miranda, M.A Aguirre, and J Tombs (2009), "Noninvasive Fault Classification, Robustness and Recovery Time Measurement in Microprocessor- Nguyễn Viết Hiếu – K16D2 80 29 30 31 32 33 34 35 36 37 38 39 40 41 Type Architectures Subjected to Radiation-Induced Errors", IEEE Transactions on Instrumentation and Measurement, 58(5) H Zheng, L Fan, and S Yue (2008), "FITVS: A FPGA-Based Emulation Tool For High-Efficiency Hardness Evaluation", In IEEE International Symposium on Parallel and Distributed Processing with Applications, pp 525–531 IEEE Computer Society H.C Hsieh, W Carter, J Ja, E Cheung, S Schreifels, C Erickson, P Freidin, L Tinkey, and R Kanazawa (1990), "Third-generation Architecture Boosts Speed and Density of Field-Programmable Gate Arrays", In IEEE Custom Integrated Circuits Conference, pp 31.2.1–31.2.7 H-M Pham, S Pillement, and D Demigny (2009), "A Fault-Tolerant Layer For Dynamically Reconfigurable Multi-Processor System-on-Chip", In International Conference on ReConFigurable Computing and FPGAs, pp 284–289, Cancun, Mexico IBM Instruction Set Simulator User’s Guide, (v1.3) J.C Laprie, J Arlat, J.P Blanquart, A Costes, Y Crouzet, Y Deswarte, J.C Fabre, H Guillermain, M Kaâniche, K Kanoun, et al (1995), Guide de la sûreté de fonctionnement, Cépaduès, ISBN 2854283414 K Kyriakoulakos and D Pnevmatikatos (2009), "A Novel SRAM-Based FPGA Architecture for Efficient TMR-Processor Fault Tolerance Support", In International Conference on Field Programmable Logic and Applications LightWeight IP, LightWeight IP, http: //savannah.nongnu.org/projects/lwip Ludovic Devaux, Sana Ben Sassi, Sebastien Pillement, Daniel Chillet, and Didier Demigny (2010), "Flexible Interconnection Network for Dynamically and Partially Recon-figurable Architectures", International Journal of Reconfigurable Computing, 2010 (390545): 10.1155/2010/390545 M Lanuzza, P Zicari, F Frustaci, S Perri, and P Corsonello (2009), "An Efficient and Low-Cost Design Methodology to Improve SRAM-Based FPGA Robustness in Space and Avionics Applications" In Proc Int Workshop on Reconfigurable Computing: Architectures, Tools and Applications, LNCS, volume 5453, pp 74–84 M Monchiero, et al (2008), "A Modular Approach to Model Heterogeneous MPSoC at Cycle Level", In DSD’08, pp 158–164 M Nicolaidis (1999), "Time Redundancy Based Soft-Error Tolerance to Rescue Nanometer Technologies", In IEEE VLSI Test Symposium IEEE Computer Society Washington, DC, USA NASA Radiation Effects on Digital Systems, URL http://radhome.gsfc.nasa.gov/ top.htm P Tanguy, F Nouvel, and P Maziéro (2009), "Power Line Communication Standards for in-Vehicle Networks", In Proceedings of the International Conference on ITS Telecom-munication Nguyễn Viết Hiếu – K16D2 81 42 RC Baumann (2005), "Single-Event Effects in Advanced CMOS Technology", In IEEE Nuclear and Space Radiation Effects 43 S Mahapatra, R Rao, B Cheng, M Khare, C.D Parikh, JCS Woo, and J Vasi (2001), "Performance and Hot-Carrier Reliability of 100 nm Channel Length Jet Vapor De-posited Si3N4 MNSFETs", IEEE Transactions on Electron Devices, 48(4): 679–84 44 S Srinivasan, P Mangalagiri, Y Xie, N Vijaykrishnan, and K Sarpatwari (2006), "FLAW: FPGA Lifetime Awareness", In The 43rd Annual Design Automation Conference, pp 635 ACM 45 S Tanoue, T Ishida, Y Ichinomiya, M Amagasaki, M Kuga, and T Sueyoshi (2009), "A Novel States Recovery Technique for the TMR Softcore Processors", In Proc Int Conf on Field Programmable Logic and Applications, pp 543–546 46 S Trimberger (1995), "Effects of FPGA Architecture on FPGA Routing", In The 32nd annual ACM/IEEE Design Automation Conference, pp 574–578 47 S Xu, et al (2008), "A Multi-MicroBlaze Based SoC System: From SystemC Modeling to FPGA Prototyping", In RSP’08, pp 121–127 48 S Young (2002), Maximizing Silicon ROI: The Cost of Failure and Success, Nassda White Paper WP020522-1A 49 S.Y Yu and E.J McCluskey (2001), "Permanent Fault Repair For FPGAs With Limited Redundant Area", In IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, pp 125–133 50 T Bjerregaard and S Mahadevan (2006), A survey of research and practices of network-on-chip, ACM Computing Surveys (CSUR), 38: 1–51 51 TRW Automotive, http: //ir.trw.com/ 52 University of Erlangen-Nuremberg, Project ReCoNets, URL http: //www.reconets.de/ 53 W.W Peterson and E.J Weldon (1972), Error-Correcting Codes 54 Wei-Je Huang and Edward J McCluskey (2001), "Column-Based Precompiled Configuration Techniques for FPGA Fault Tolerance", In Proc Annu Int IEEE Symp Field-Programmable Custom Computing Machines, pp 137–146 55 Xilinx, Inc (2009), Virtex-5 FPGA Configuration User Guide UG191 (v3.6), URL: www.xilinx.com/support/documentation/user_guides/ug191.pdf 56 Xilinx, Inc (2004), PowerPC 405 Processor Block Reference Guide, URL www.xilinx.com/support/documentation/user_guides/ug018.pdf 57 Xilinx, Inc (2009), MicroBlaze Processor Reference Guide UG081 (v10.3), URL http: //www.xilinx.com/support/documentation/sw_manuals/mb_ref_guide.pdf 58 Xilinx, Inc (2010), PicoBlaze 8-bit Embedded Microcontroller User Guide, UG129 (v2.0) 59 Xilinx, Inc (2002), Two Flows for Partial Reconfiguration: Module Based or Small Bit Manipulations, (XAPP290) 60 Xilinx, Inc (2008), Early Access Partial Reconfiguration User Guide, UG208 Nguyễn Viết Hiếu – K16D2 82 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 Xilinx, Inc (2009), Virtex-4 FPGA Configuration User Guide, UG071 (v1.11) Xilinx, Inc (2010), Virtex-6 FPGA Configuration User Guide, UG360 (v3.1) Xilinx, Inc (2009), Embedded System Tools Reference Guide, UG111 Xilinx, Inc http: //www.xilinx.com/ Xilinx, Inc (2009), Xilinx PlanAhead User Guide, (UG632 v11.4), URL http: //www.xilinx.com/support/documentation/sw_manuals/xilinx11/cgd.pdf Xilinx, Inc (2010), Radiation-Hardened, Space-Grade Virtex-5QV Family Overview, DS192 (v1.1) Xilinx, Inc (2007), PPC405 Lockstep System on ML310, (XAPP564 v1.0.2), URL: http://www.xilinx.com/support/documentation/application_notes/xapp564.pdf Xilinx, Inc (2005), Virtex FPGA Series Configuration and Readback, XAPP138 (v2.8) Xilinx, Inc (2009), SEU Strategies for Virtex-5 Devices, (XAPP864), URL http: //www.xilinx.com/support/documentation/application_notes/xapp864.pdf Xilinx, Inc JBits 3.0 SDK, URL www.xilinx.com/labs/projects/jbits/ Xilinx, Inc (2008), Single-Event Upset Mitigation Selection Guide, (XAPP987 v1.0), URL http://www.xilinx.com/support/documentation/application_notes/xapp 987 pdf Xilinx, Inc (2010), Multi-Port Memory Controller, (MPMC), (DS643 v6.00.a) Xilinx, Inc (2007), Fast Simplex Link (FSL) Bus, (DS449), URL http: //www.xilinx.com/support/documentation/ip_documentation/fsl_v20.pdf Xilinx, Inc (2009), Constraints Guide (UG625 v11.4), URL http: //www.xilinx.com/support/documentation/sw_manuals/xilinx11/cgd.pdf Xilinx, Inc (2010), LogiCORE IP XPS Timer/Counter (DS573 v1.02a) Xilinx, Inc (2009), Device Reliability Report (UG116) Y Ichinomiya, S Tanoue, M Amagasaki, M Iida, M Kuga, and T Sueyoshi (2010), "Improving the Robustness of a Softcore Processor against SEUs by Using TMR and Partial Reconfiguration", In IEEE Annual International Symposium on Field-Programmable Custom Computing Machines, pp 47–54 http://www.insa-rennes.fr/ietr-cifaer Nguyễn Viết Hiếu – K16D2 ... trƣớc trình cấu hình lại sau kích hoạt lại, bit cuối bitstream phần đƣợc tải Hình 2.2: Hệ thống dựa vi xử lý kiểm soát tài nguyên cấu hình lại Thơng thƣờng, hệ thống tự cấu hình lại tự động, có... tuyến (cấu hình lại linh động) phần logic chúng (cấu hình lại phần) Hệ thống thay đổi hành vi theo mơi trƣờng kiện bên ngồi thời gian chạy Cấu hình lại linh động, chí cịn cho phép hệ thống để... FPGA dựa SRAM Tính cấu hình lại phần linh động đƣợc giới thiệu kiến trúc cấu hình lại khơng tăng cƣờng tính linh hoạt, mà đƣợc sử dụng cho việc cải thiện mức độ khả chịu lỗi hệ thống Vì vậy,