I TÓM TẮT NỘI DUNG NGHIÊN CỨU I2C là một chuẩn giao tiếp nối tiếp có kết nối phần cứng khá đơn giản( chỉ gồm 2 đường tín hiệu SDA ( Serial Data) và SCL (Serial Clock)), và tốc độ trao đổi dữ liệu liệu lớn lên đến cả Mbps. Đây là chuẩn được tích hợp trong hầu hết các dòng vi xử lí phổ biến hiện nay. Vì vậy, với đề tài thiết kế lõi IP I2C_controller sẽ bổ sung thêm IP trên thị trường IP thế giới đồng thời sẽ xây dựng một tập hợp thư viện lõi IP cho Việt Nam. Hướng đến hoàn thiện dòng vi xử lý 8-bit và 32-bit của Việt Nam do ICDREC thiết kế. Đồng thời với những sản phẩm này với các tính năng tương tự với những sản phẩm thương mại hiện có trên thế giới, ICDREC sẽ đưa lên sàn giao dịch IP cụ thể là ChipEstimate và Design and Reuse. Qua đề tài này, ICDREC tiếp tục nâng cao chất lượng đội ngũ nghiên cứu và thiết kế vi mạch để từ đó có thể tiến đến việc nâng cao khả năng nghiên cứu và thiết kế hướng đến rút ngắn khoảng cách công nghệ với thế giới. Với mục tiêu trên, ICDREC đã thiết kế thành công 2 lõi IP I2C_controller: + Lõi IP chuyển đổi giao tiếp từ APB sang I2C (dạng lõi IP mềm và lõi IP cứng) + Lõi IP I2C tương thích 8584 của NXP. Đây là bộ điều khiển giao tiếp truyền nối tiếp theo chuẩn giao tiếp bus I2C nhưng có thể đồng bộ với chuẩn giao tiếp song song của Intel và Motorola. Tuy nhiên, để hoàn thiện lõi IP này chúng ta cần phải thêm các tính năng tự xử lý các “lệnh” cơ bản để giảm bớt hoạt động cho vi xử lý khi kết nối đến bộ điều khiển. Cần cấu hình cho IP có thể hỗ trợ những chế độ như: chỉ hỗ trợ chế độ slave, chỉ hỗ trợ chế độ master, hoặc hỗ trợ cả hai tương ứng với nhu cầu của hệ thống SoC hay vi xử lí giúp giảm tài nguyên cũng như tăng tần số hoạt động của hệ thống SoC. Cần phát triển thêm những tín hiệu bắt tay với DMA (Direct Memory Access) để ứng dụng những hệ thống giao tiếp nhanh. II SUMMARY OF RESEARCH CONTENT I²C (Inter-Integrated Circuit) perform peer-to-peer serial communication invented by Philips. It uses only two bidirectional open-drain lines, Serial Data Line (SDA) and Serial Clock (SCL). So the I2C_controller IP core is designed will provide for IP market. And its will build a set of IP core libraries to Vietnam. It will become peripheral to the 8 bit and 32 bit processor which was designed by ICDREC. With the above objectives, ICDREC has successfully designed two IP cores I2C controller: + IP I2C controller compliant APB bus (include soft IP cores and hard IP cores). + IP I2C controller compliant 8584 of NXP. However, to complete the IP core, we configurate these IP can support the regimes such as: supporting only slave mode, only support master mode, or support both correspond the SoC. It will reduce resources and increased operating frequency of the SoC. We need to develop further the handshake signals with DMA controller (Direct Memory Access) to applications faster communication systems. III MỤC LỤC TÓM TẮT NỘI DUNG NGHIÊN CỨU I SUMMARY OF RESEARCH CONTENT II MỤC LỤC III Mục lục hình vẽ XIII Mục lục bảng XVIII CHƢƠNG 1. MỞ ĐẦU 1 1.1. Thông tin về đề tài 1 1.1.1. Tên đề tài/Dự án 1 1.1.2. Tổ chức chủ trì thực hiện đề tài/dự án 1 1.1.3. Chủ nhiệm đề tài/dự án 1 1.1.4. Thời gian thực hiện 1 1.1.5. Tổng kinh phí đề tài: 1 1.2. Mục tiêu đề tài 1 1.3. Nội dung nghiên cứu 2 1.4. Tiến độ thực hiện và hoàn thành công việc: 2 CHƢƠNG 2. TỔNG QUAN TÀI LIỆU 5 2.1. Phƣơng pháp nghiên cứu, cách tiếp cận vấn đề: 5 2.1.1. Đối với lõi IP chuyển đổi từ APB sang I2C : 5 2.1.2. Đối với lõi IP giao tiếp bus I2C tương thích với 8584: 5 2.1.3. Quy Trình Thực Hiện Đề Tài: 6 2.2. Tổng quan tình hình nghiên cứu thuộc lĩnh vực đề tài: 7 2.2.1. Tình hình nghiên cứu ngoài nước: 7 2.2.2. Tình hình nghiên cứu ngoài nước: 8 2.2.2.1. Sơ lược về bức tranh nền công nghiệp bán dẫn trong nước: 8 IV 2.2.2.2. Một số đề tài liên quan: 9 2.3. Tính cấp thiết của đề tài: 10 2.3.1. Quan điểm công nghệ 10 2.3.2. Quan điểm thương mại: 10 2.4. Ý nghĩa và tính mới về khoa học và thực tiễn: 12 CHƢƠNG 3. NGHIÊN CứU VÀ THIếT Kế LÕI IP MềM CHUYểN ĐổI Từ APB SANG I2C: 13 3.1. Giới thiệu: 13 3.1.1. Mô tả tính năng của IP: 13 3.1.2. Sơ đồ chân: 14 3.1.3. Sơ đồ khối: 15 3.2. Phân tích các khối: 16 3.2.1. APB_interface 16 3.2.1.1. Tính năng: 16 3.2.1.2. Sơ đồ chân: 24 3.2.1.3. Mô tả chân: 25 3.2.1.4. Giản đồ định thời: 28 3.2.2. Khối Control unit: 29 3.2.2.1. Tính năng: 29 3.2.2.2. Sơ đồ chân: 29 3.2.2.3. Mô tả chân: 30 3.2.2.4. Mô tả tính năng: 32 3.2.3. FIFO: 34 3.2.3.1. Tính năng: 34 3.2.3.2. Sơ đồ khối: 35 3.2.4. I2C_Interface: 36 3.2.4.1. Tính Năng: 36 V 3.2.4.2. Sơ đồ chân: 36 3.2.4.3. Mô tả chân: 37 3.2.4.4. Sơ đồ các mạch logic: 39 3.2.4.5. Giản đồ timing hoạt động của khối: 42 3.2.5. Khối Compare: 45 3.2.5.1. Sơ đồ chân khối compare: 45 3.2.5.2. Bảng mô tả chân khối compare: 46 3.2.5.3. Hoạt động chi tiết của khối compare: 46 3.2.5.4. Sơ đồ khối chi tiết của khối compare: 48 3.2.6. Clock_gen: 49 3.2.6.1. Sơ đồ chân: 49 3.2.6.1.1 Mô tả chân: 49 3.2.6.2. Tính năng: 50 3.2.7. Khối Interrupt: 50 3.2.7.1. Sơ đồ chân: 50 3.2.7.2. Mô tả chân: 51 3.2.7.3. Tính năng: 51 3.2.8. Mô hình mạch and_wire: 52 3.3. Kết quả tổng hợp trên Quartus: 53 3.4. KẾT QUẢ MÔ PHỎNG: 54 3.4.1. Mô phỏng chế độ master: 54 3.4.1.1. Chế độ master (bus data 8 bit): 54 3.4.1.2. Chế độ master (bus data 16 bit): 57 3.4.1.3. Chế độ master (bus data 32 bit): 60 3.4.2. Mô phỏng chế độ slave: 62 3.4.2.1. Chế độ slave (bus data 32 bit): 62 3.4.2.2. Chế độ slave (bus data 16 bit): 66 VI 3.4.2.3. Chế độ slave (bus data 8 bit): 72 3.5. KẾT QUẢ KIỂM TRA TRÊN FPGA: 82 3.5.1. Mô hình kiểm tra lõi IP I2C controller: 82 3.5.2. Kết quả kiểm tra: 83 3.6. So sánh những thông số của IP I2C controller chuyển đổi APB sang I2C với IP tƣơng ứng hiện có trên thị trƣờng: 87 3.6.1. So sánh với lõi IP I2C-APB-0100 cảu ARASAN: 87 3.6.2. So sánh với lõi IP T-CS-PE-0007-100_FIFO: 88 3.6.3. So sánh với lõi DI2CM của hãng Digital Core Design: 88 3.7. Chứng nhận OCP: 90 3.7.1. Giới thiệu chuẩn OCP: 90 3.7.1.1. Hệ thống bus OCP 90 3.7.1.2. Giao diện lõi IP – I2C Controller 92 3.7.1.3. Làm OCP wrapper cho lõi IP I2C controller gắn vào hệ thống OCP 93 3.7.2. Giấy chứng nhận OCP-IP: 97 CHƢƠNG 4. NGHIÊN CứU VÀ THIếT Kế LÕI IP CứNG (ASIC) CHUYểN ĐổI GIAO TIếP Từ APB SANG I2C: 98 4.1. TỔNG HỢP THIẾT KẾ 98 4.1.1. Quy trình tổng hợp thiết kế i2c_APB_controller 98 4.1.2. Tổng hợp thiết kế i2c_APB_controller 99 4.1.3. Ngõ vào tổng hợp 100 4.1.4. Ngõ ra tổng hợp 101 4.1.5. Kết quả tổng hợp 101 4.1.6. Các file script dùng để tổng hợp thiết kế 106 4.1.7. PLACE & ROUTE 106 4.1.8. Quy trình Place & Route 106 VII 4.1.8.1. Giới thiệu chung. 106 4.1.8.2. Lưu đồ Place and Route cho ip i2c_APB_controller. 107 4.1.8.3. Place&Route cho ip i2c_APB_controller gồm các bước sau. 107 4.1.9. Quá trình thực hiện các bước và kết quả đạt được 108 4.1.9.1. Design and Timing Setup. 108 4.1.9.2. Floorplanning 111 4.1.9.3. Placement. 113 4.1.9.4. Clock Tree Synthesis. 115 4.1.9.5. Routing. 117 4.1.9.6. Design for manufacturing. 119 4.1.9.7. Tổng kết. 121 4.1.9.8. File report sau khi Place & Route. 122 4.1.9.9. Các File kết quả đạt được. 122 4.2. KIỂM TRA VẬT LÝ I2C_APB_CONTROLLER 123 4.2.1. Giới thiệu về cộng cụ kiểm tra vật lý Hercules 123 4.2.2. Kiểm tra DRC – Design Rule Check 124 4.2.2.1. Mục đích 124 4.2.2.2. Lưu đồ kiểm tra DRC 124 4.2.2.3. Dữ liệu vào: 124 4.2.2.4. Kết quả kiểm tra DRC 126 4.2.3. Kiểm tra LVS – Layout versus Schematic 127 4.2.3.1. Mục đích 127 4.2.3.2. Lưu đồ kiểm tra LVS 128 4.2.3.3. Dữ liệu vào: 129 4.2.3.4. Thực hiện kiểm tra LVS 130 4.2.3.5. Kết quả kiểm tra LVS 131 4.3. PHÂN TÍCH ĐỊNH THỜI 132 VIII 4.3.1. Kiểm tra định thời – giai đoạn pre-layout 132 4.3.1.1. Quy trình kiểm tra 132 4.3.1.2. KIỂM TRA ĐỊNH THỜI CỦA THIẾT KẾ 133 4.3.1.3. Kết quả kiểm tra 134 4.3.1.4. KẾT LUẬN 137 4.3.2. Kiểm tra định thời – giai đoạn post-layout 137 4.3.2.1. Quy trình kiểm tra 137 4.3.2.2. Kiểm tra định thời của thiết kế 138 4.3.2.3. Kết quả kiểm tra 139 4.3.2.4. Kết luận 142 CHƢƠNG 5. NGHIÊN CứU VÀ THIếT Kế LÕI IP GIAO TIếP BUS I2C TƢƠNG THÍCH VớI 8584: 143 5.1. Giới thiệu: 143 5.1.1. Mô tả tính năng của IP: 143 5.1.2. SƠ ĐỒ CHÂN: 144 5.1.3. SƠ ĐỒ KHỐI 146 5.2. PHÂN TÍCH CÁC KHỐI: 147 5.2.1. Khối cpu_interface: 147 5.2.1.1. Tính năng: 147 5.2.1.2. Sơ đồ chân: 149 5.2.1.3. Mô tả các thanh ghi: 152 5.2.1.4. Giản đồ định thời: 158 5.2.2. Khối Control: 160 5.2.2.1. Tính năng: 160 5.2.2.2. Sơ đồ chân: 160 5.2.2.3. Máy trạng thái: 163 5.2.3. I2C_Interface: 166 IX 5.2.3.1. Tính Năng: 166 5.2.3.2. Sơ đồ chân: 166 5.2.3.3. Chi tiết thiết kế: 168 5.2.4. Khối Compare: 173 5.2.4.1. Chức năng: 173 5.2.4.2. Sơ đồ chân khối compare: 175 5.2.4.3. Sơ đồ khối chi tiết của khối compare: 177 5.2.5. Clock_generator: 177 5.2.5.1. Tính năng: 177 5.2.5.2. Sơ đồ chân: 178 5.2.5.3. Sơ đồ khối chi tiết của clock_gen: 179 5.2.6. Khối Interrupt: 180 5.2.6.1. Tính năng: 180 5.2.6.2. Sơ đồ chân: 180 5.2.6.3. Thực hiện: 181 5.3. Kết quả tổng hợp trên Quartus: 182 5.4. KẾT QUẢ MÔ PHỎNG: 183 5.4.1. Mô phỏng chế độ master: 183 5.4.2. Mô phỏng chế độ slave: 187 5.5. KẾT QUẢ KIỂM TRA TRÊN FPGA: 192 5.5.1. Mô hình kiểm tra lõi IP I2C controller: 192 5.5.2. Kết quả kiểm tra: 193 5.6. So sánh những thông số của IP I2C controller tƣơng thích với 8584 với IP tƣơng ứng hiện có trên thị trƣờng: 194 5.6.1. So sánh với lõi IP VCM8010 của hãng Macrocad: 194 5.6.2. So sánh với lõi IP VCM8015 của hãng Macrocad: 195 5.7. Chứng nhận OCP: 196 X 5.7.1. Giới thiệu chuẩn OCP: 196 5.7.1.1. Giao diện lõi IP – I2C Controller: 196 5.7.1.2. Làm OCP wrapper cho lõi IP I2C controller gắn vào hệ thống OCP 197 5.7.2. Giấy chứng nhận OCP-IP: 202 CHƢƠNG 6. NGHIÊN CứU VÀ THIếT Kế LÕI IP CứNG CủA BUS I2C TƢƠNG THÍCH 8584 CủA NXP I2C: 203 6.1. TỔNG HỢP THIẾT KẾ 203 6.1.1. Quy trình tổng hợp thiết kế i2c_APB_controller 203 6.1.2. Tổng hợp thiết kế i2c_APB_controller 204 6.1.3. Ngõ vào tổng hợp 205 6.1.4. Ngõ ra tổng hợp 206 6.1.5. Kết quả tổng hợp 206 6.1.6. Các file script dùng để tổng hợp thiết kế 211 6.2. PLACE & ROUTE 211 6.2.1. Quy trình Place & Route 211 6.2.1.1. Giới thiệu chung. 211 6.2.1.2. Lưu đồ Place and Route cho ip i2c_APB_controller. 212 6.2.1.3. Place&Route cho ip i2c_APB_controller gồm các bước sau. 212 6.2.2. Quá trình thực hiện các bước và kết quả đạt được 214 6.2.2.1. Design and Timing Setup. 214 6.2.2.2. Floorplanning 216 6.2.2.3. Placement. 219 6.2.2.4. Clock Tree Synthesis. 221 6.2.2.5. Routing. 223 6.2.2.6. Design for manufacturing. 225 6.2.2.7. Tổng kết. 227 [...]... hiểu chuẩn giao tiếp APB của ARM - Nghiên cứu và tìm hiểu chuẩn giao tiếp I2C - Thiết kế lõi IP chuyển đổi giao tiếp APB sang I2C ở dạng FPGA trên các kit Altera - Thiết kế kit chạy demo cho IP trên nền FPGA - Chuyển đổi từ lõi IP mềm FPGA sang dạng ASIC 2.1.2 Đối với lõi IP giao tiếp bus I2C tƣơng thích với 8584: - Tìm hiểu, nghiên cứu chuẩn giao tiếp I2C của Philips - Tìm hiểu chuẩn giao tiếp song... quan: + Thiết kế lõi IP giao tiếp bus I2C chế độ Master (ASIC và FPGA)( do trung tâm ICDREC thiết kế) + Thiết kế lõi IP giao tiếp bus I2C chế độ Slave (ASIC và FPGA) ( do trung tâm ICDREC thiết kế) Hai đề tài này mang tính nghiên cứu tìm hiểu, chưa hoạt động đầy đủ các chế độ hoạt động của chuẩn I2C Bus song song chỉ giao tiếp được với chip SigmaK3, chưa theo chuẩn cụ thể Với mục tiêu thiết kế các IP chất... sang I2C sang I2C ICDREC Đã thành hoàn 04 Nghiên cứu và thiết kế lõi IP mềm của Bus I2C tương thích 8584 của NXP I2C ICDREC Đã thành hoàn 03/2010 – 04/2010 ICDREC Đã thành hoàn Lõi IP cứng 04/2010 ASIC giao tiếp – Bus I2C tương 07/2010 thích 8584 ICDREC Đã thành hoàn 02 Thiết kế kit chạy Kit demo cho lõi IP chuyển đổi giao tiếp từ APB sang I2C trên nền FPGA Lõi IP mềm bộ 01/2010 FPGA giao – tiếp Bus I2C. .. thực hiện (các mốc đánh giá thúc) chủ yếu) 01 Tình trạng Thời Nghiên cứu và thiết Lõi IP mềm bộ 09/2009 2 ICDREC Đã hoàn kế lõi IP mềm chuyển FPGA chuyển – đổi giao tiếp từ APB đổi giao tiếp 12/2009 APB sang I2C sang I2C đạt chứng nhận OCP -IP thành 12/2009 – 01/2010 ICDREC Đã thành hoàn 03 Nghiên cứu và thiết Lõi IP cứng 11/2009 ASIC chuyển – kế lõi IP cứng chuyển đổi giao tiếp 01/2010 đổi giao tiếp từ... trường và có thể đưa lên sàn giao dịch IP do đó nhóm nghiên cứu đã đăng ký đề tài “ Nghiên cứu thiết kế các lõi IP giao tiếp bus I2C ” Các lõi IP này sẽ tương thích với các thiết bị giao tiếp I2C với phiên bản mới nhất (version 2.1) và có thể tương thích với những chuẩn giao tiếp song song phổ biến như : chuẩn song của Intel, Motorola hay chuẩn AMBA (bus APB) 9 2.3 Tính cấp thiết của đề tài: 2.3.1 Quan... OCP -IP 05 Thiết kế kit chạy Kit demo cho IP của Bus I2C tương thích 8584 của NXP I2C trên nền FPGA 06 Nghiên cứu và thiết kế lõi IP cứng của Bus I2C tương thích 8584 của NXP I2C 3 07 Viết báo cáo nghiệm Báo cáo thu đề tài 08/2010 – 09/2010 4 ICDREC Đã thành hoàn Chƣơng 2 TỔNG QUAN TÀI LIỆU 2.1 Phƣơng pháp nghiên cứu, cách tiếp cận vấn đề: 2.1.1 Đối với lõi IP chuyển đổi từ APB sang I2C : - Nghiên cứu. .. Mục tiêu đề tài  Nghiên cứu và thiết kế lõi IP chuyển đổi giao tiếp từ APB sang I2C hoạt động ở các chế độ sau (sản phẩm gồm cả lõi IP mềm và cứng) : - Master Transceiver - Master Receiver - Slave Transceiver - Slave Receiver 1  Nghiên cứu và thiết kế lõi IP của Bus I2C tương thích 8584 của NXP I2C (sản phẩm gồm cả lõi IP mềm và cứng)  Tạo ra nền tảng của một hệ thống thư viện IP I2C controller có... một số thiết bị bên ngoài hay với các vi xử lý khác Vì vậy việc phát triển IP ngoại vi để tích hợp vào trong chip là hết sức cần thiết Trong đề tài này chúng tôi sẽ nghiên cứu thiết kế 4 lõi IP (mềm và cứng) điều khiển giao tiếp Bus I2C tương thích với 8584 và chuyển đổi từ APB sang I2C Đây là một lọai bus phổ biến dùng để mở rộng khả năng ghép nối với các thiết bị và việc điều khiển giữa các Chip 2.3.2... 34.500 USD Lõi IP mềm điều khiển giao tiếp I2C của hãng Macrocad 27.600 USD Lõi IP cứng điều khiển giao tiếp I2C của hãng Arasan 20.000 USD Lõi IP cứng điều khiển giao tiếp I2C của hãng Macrocad 15.900 USD (thông số tương đương với các lõi của ICDREC, start price) [nguồn Design and Reuse : www.us.design-reuse.com ] Chúng tôi dự tính nếu đề tài thành công, chúng ta có thể định mức giá lõi IP sử dụng... chất lượng, đạt các tiêu chuẩn công nghiệp, có khả năng đưa ra chào hàng với các đơn vị kinh doanh trong và ngoài nước  Nâng cao năng lực của đội ngũ thiết kế phục vụ nghiên cứu, đào tạo 1.3 Nội dung nghiên cứu - Nghiên cứu và thiết kế lõi IP mềm FPGA chuyển đổi giao tiếp từ APB sang I2C (Dạng lõi IP mềm ) - Thực hiện viết code RTL theo chuẩn I2C –Rev 2.1 theo các chức năng: + Lõi kết hợp cả chế độ . đã thiết kế thành công 2 lõi IP I2C_ controller: + Lõi IP chuyển đổi giao tiếp từ APB sang I2C (dạng lõi IP mềm và lõi IP cứng) + Lõi IP I2C tương thích 8584 của NXP. Đây là bộ điều khiển giao. nghiên cứu - Nghiên cứu và thiết kế lõi IP mềm FPGA chuyển đổi giao tiếp từ APB sang I2C (Dạng lõi IP mềm ). - Thực hiện viết code RTL theo chuẩn I2C –Rev 2.1 theo các chức năng: + Lõi kết. CứU VÀ THIếT Kế LÕI IP CứNG (ASIC) CHUYểN ĐổI GIAO TIếP Từ APB SANG I2C: 98 4.1. TỔNG HỢP THIẾT KẾ 98 4.1.1. Quy trình tổng hợp thiết kế i2c_ APB_controller 98 4.1.2. Tổng hợp thiết kế i2c_ APB_controller