ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌ C CÔNG NGHỆ NGUYỄN MẠNH PHƯƠNG THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 8 BÍT SỬ DỤNG CÔNG NGHỆ BÁN DẪN CMOS Ngành: Công nghệ Điện tử- Viễn Thông Chuyên ngành: Kỹ thuật Điện tử Mã số: 60.52.70 LUẬN VĂN THẠ C SĨ NGƯỜI HƯỚNG DẪN KHOA HỌC PGS.TS Trần Quang Vinh Hà Nội- 2009 1 LỜI CAM ĐOAN Tôi xin cam đoan toàn bộ những nội dung và số liệu trong luận văn thạc sỹ: “Thiết kế bộ chuyển đổi số - tương tự 8 bít sử dụng công nghệ bán dẫn CMOS” là do tôi tự nghiên cứu và thực hiện. Học viên thực hiện luận văn Nguyễn Mạnh Phương 2 MỤC LỤC Trang phụ bìa Trang Lời cam đoan 1 Mục lục 2 Danh mục các bảng 4 Danh mục các hình vẽ 5 MỞ ĐẦU 9 Chương 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 10 1.1 Giới thiệu: 10 1.2 Các thông số của bộ chuyển đổi số-tương tự 11 1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL) 13 1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL) 14 1.2.3 Độ lệch không (Offset) 16 1.2.4 Lỗi gain (Gain Error) 17 1.2.5 Độ trễ (Latency) 18 1.2.6 Tỉ số tín hiệu trên tạp âm (Signal-to-Noise Ratio, SNR) 18 1.2.7 Dải động (Dynamic Range, DR) 18 Chương 2 - CÁC KIẾN TRÚC CƠ BẢN CỦA BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 19 2.1 Mã đầu vào số (Digital Input Code) 19 2.2 Kiến trúc chuỗi điện trở ( Resistor String) 19 2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network) 20 2.4 Kiến trúc Steering dòng điện ( Current Steering) 22 2.5 DAC tỷ lệ điện tích (Charge Scaling DAC) 24 2.6 DAC tuần hoàn (Cyclic DAC) 25 2.7 DAC đường ống (Pipeline DAC) 26 Chương 3 – TỔNG QUAN VỀ CÔNG NGHỆ CMOS 28 3.1 Các quy trình sản xuất bán dẫn MOS cơ bản 28 3.1.1 Ôxi hóa (Oxidation) 29 3.1.2 Khuếch tán (Diffusion) 30 3.1.3 Cấy ion (Ion Implantation) 31 3.1.4 Lắng đọng (Deposition) 32 3.1.5 Ăn mòn (Etching) 32 3.1.6 Quang khắc (Photolithography) 34 3.2 Transistor MOS 37 3.2.1 Cấu trúc vật lý: 37 3.2.2 Nguyên lý hoạt động cơ bản: 38 3.3 Các linh kiện thụ động (Passive component) 44 3.3.1 Tụ điện (Capacitor) 44 3.3.2 Điện trở (Resistor) 48 3.4 Layout mạch tích hợp 49 3.4.1 Vấn đề matching: 50 3.4.2 Layout transistor MOS: 56 3.4.3 Layout điện trở: 58 3.4.4 Layout tụ điện: 59 Chương 4 - MÔ HÌNH THIẾT BỊ MOS 62 3 4.1 Mô hình tín hiệu lớn (Large-Signal Modelling) 62 4.2 Mô hình tín hiệu nhỏ (Small-Signal Modelling) 65 4.2.1 Mô hình tín hiệu nhỏ trong vùng tích cực 65 4.2.2 Mô hình tín hiệu nhỏ trong vùng triốt và cut-off 69 4.3 Các mô hình MOS cao cấp (Advanced MOS Modelling) 71 4.3.1 Các hiệu ứng kênh ngắn (short-channel effects) 71 4.3.2 Hoạt động subthreshold: 74 Chương 5 - THIẾT KẾ DAC 75 5.1 Yêu cầu thiết kế 75 5.2 Sơ đồ khối chức năng 76 5.3 Thiết kế chi tiết của các khối 78 5.3.1 Khối Logic Input 79 5.3.2 Thanh ghi 83 5.3.3 Khối điều khiển (Control Logic) 89 5.3.4 Bộ lập mã thermometer 91 5.3.5 Khối tạo dòng phân cực 97 5.3.6 Khối tạo dòng DAC 99 5.3.7 Khối driver 106 5.3.8 Khối chuyển đổi dòng điện – điện áp 109 5.3.9 Sơ đồ mạch điện, sơ đồ layout và kết quả mô phỏng của chip DAC 113 KẾT LUẬN 122 TÀI LIỆU THAM KHẢO 123 PHỤ LỤC 124 Phụ lục A. Kí hiệu và mô hình của các phần tử mạch điện 124 Phụ lục B. Các mẫu vẽ thể hiện các lớp layout 130 Phụ lục C. Các quy tắc layout của công nghệ CMOS 0.6µm 132 Phụ lục D. Sơ đồ mạch điện và layout của các cổng logic 146 Phụ lục E. Nội dung các file mô phỏng 150 4 DANH MỤC CÁC BẢNG Bảng 2.1-1 Các mã đầu vào số sử dụng cho các bộ chuyển đổi số-tương tự 19 Bảng 2.6-1 Đầu ra của bộ DAC 6 bit với REF V =5V 26 Bảng 2.7-1 Đầu ra của bộ DAC đường ống với REF V =5V 27 Bảng 3.3-1 Tóm tắt một số đặc tính của các phần tử thụ động của công nghệ CMOS 0.8µm 48 Bảng 5.1-1 Các chỉ định của bộ chuyển đổi số - tương tự 75 Bảng 5.1-2 Các chỉ định định thời của bộ chuyển đổi số - tương tự 76 Bảng 5.2-1 Chức năng của các tín hiệu điều khiển 77 Bảng 5.3.2-1 Hoạt động chức năng của RSFF 84 Bảng 5.3.3-1 Bảng chân lý của khối điều khiển 90 Bảng 5.3.4-1. Bảng chân lý của bộ lập mã Thermometer 92 Bảng 5.3.9-1 Kết quả mô phỏng các chỉ định của DAC 116 Bảng 5.3.9-2 Kết quả mô phỏng chỉ định định thời của DAC ở V DD =2,7V và 25 o C .116 5 DANH MỤC CÁC HÌNH VẼ Hình 1.1-1 Giao diện giữa thế giới tương tự và bộ xử lý số 10 Hình 1.2-1 Sơ đồ khối của bộ chuyển đổi số - tương tự 11 Hình 1.2-2 Hàm truyền lý tưởng của bộ DAC 3 bit 12 Hình 1.2.1-1 Ví dụ về độ phi tuyến vi phân của bộ DAC 3 bit 13 Hình 1.2.1-2 Đặc tuyến DNL của bộ DAC 3 bit không lý tưởng 14 Hình 1.2.2-1 Cách xác định INL của bộ DAC 15 Hình 1.2.2-2 Ví dụ về INL của bộ DAC 15 Hình 1.2.2-3 Đặc tuyến INL của bộ DAC 3 bit không lý tưởng 16 Hình 1.2.3-1 Minh họa lỗi offset của bộ DAC 3 bit 17 Hình 1.2.4-1 Minh họa lỗi gain của bộ DAC 3 bit 17 Hình 2.2-1 (a) Bộ DAC chuỗi điện trở đơn giản (b) Sử dụng mảng chuyển mạch nhị phân để giảm dung kháng ký sinh ở đầu ra 20 Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R 21 Hình 2.3-2 Sử dụng chuyển mạch giả để bù điện trở chuyển mạch 22 Hình 2.4-1 Kiến trúc tổng quát của DAC steering dòng điện 22 Hình 2.4-2 DAC steering dòng điện sử dụng các nguồn dòng trọng lượng nhị phân 23 Hình 2.4-3 (a) Đầu ra của bộ DAC steering dòng điện 3 bit và (b) Đầu vào mã thermometer 23 Hình 2.5-1 (a) DAC tỉ lệ điện tích (b) Mạch tương đương với bit MSB=1, các bit khác bằng 0 24 Hình 2.6-1 Bộ chuyển đổi số-tương tự tuần hoàn 25 Hình 2.7-1 Bộ chuyển đổi số - tương tự đường ống 26 Hình 3-1 Phân loại công nghệ mạch tích hợp sử dụng chất bán dẫn silíc 28 Hình 3.1-1 Wafer bán dẫn 29 Hình 3.1-2 Sự ôxi hóa 30 Hình 3.1-3 Profile khuếch tán với (a) nguồn tạp chất vô hạn và (b) nguồn tạp chất hữu hạn 31 Hình 3.1-4 (a) Trước quy trình ăn mòn (b) Sau quy trình ăn mòn 33 Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể (a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang 35 Hình 3.2-1 Cấu trúc vật lý của transistor MOS kênh n và kênh p trong công nghệ giếng n 38 Hình 3.2-2 Mặt cắt ngang của transistor kênh n với tất cả các cực được nối đất 38 Hình 3.2-3 Mặt cắt ngang của transistor kênh n với DS v nhỏ và TGS Vv > 41 Hình 3.2-4 Khi DS v tăng cho đến khi TGD Vv < , kênh trở thành pinched off ở drain 43 Hình 3.2-5 Đặc tuyến DSD vi − của transistor MOS lí tưởng 43 Hình 3.3-1 Các tụ điện MOS (a) Silíc đa tinh thể - ôxít – kênh (b) Silíc đa tinh thể - ôxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor) 45 Hình 3.3-2 Các cách khác nhau để tạo các tụ điện sử dụng các lớp kết nối có sẵn (a) Cấu trúc các bản cực theo chiều dọc (b) Cấu trúc các bản cực theo chiều ngang 47 Hình 3.3-3 Các điện trở (a) điện trở khuếch tán (b) điện trở silíc đa tinh thể (c) điện trở giếng n 49 6 Hình 3.4-1 Một số hiệu ứng hai chiều làm cho các kích thước của các phần tử của vi mạch khác với các kích thước của các mask layout 50 Hình 3.4-2 Minh họa đối tượng A và đối tượng B được matching như thế nào với sự có mặt của đối tượng C 51 Hình 3.4-3 Các phần tử được đặt trong sự có mặt của một građien (a) Layout không chung tâm đối xứng (b) Layout chung tâm đối xứng 53 Hình 3.4-4 Tụ điện ở (a) sẽ thay đổi giá trị khi các bản cực di chuyển. Tụ điện ở (b) ít nhạy cảm với sự di chuyển của các bản cực 54 Hình 3.4-5 Minh họa layout tụ điện sử dụng đa giác để xấp xỉ một hình tròn để tối thiểu tỉ số chu vi trên diện tích 55 Hình 3.4-6 Kỹ thuật đường Yiannoulos để matching các tụ điện có tỉ số không là số nguyên 55 Hình 3.4-7 Ví dụ layout một transistor MOS 56 Hình 3.4-8 Ví dụ layout transistor MOS (a) đối xứng gương (b) PLI (c) hai transistor chia sẻ một source chung và được layout để đạt được cả PLI và common-centriod (d) Layout thu gọn của (c) 57 Hình 3.4-9 Ví dụ layout (a) điện trở khuếch tán hoặc điện trở silíc đa tinh thể và (b) điện trở giếng 58 Hình 3.4-10 Dòng điện trong thanh dẫn điện 59 Hình 3.4-11 Ví dụ layout của (a) tụ điện 2 lớp silíc đa tinh thể (b) tụ điện 3 lớp kim loại 61 Hình 4.1-1 Quy ước dấu dương cho transistor MOS (a) kênh n và (b) kênh p 62 Hình 4.1-2 Đặc tuyến ra của transistor MOS kênh n 64 Hình 4.1-3 Mô hình tín hiệu lớn của transistor MOS kênh n 64 Hình 4.2-1 Mô hình tín hiệu nhỏ của transistor MOS trong vùng tích cực 65 Hình 4.2-2 Mặt cắt của transistor MOS với các dung kháng tín hiệu nhỏ 67 Hình 4.2-3 Mô hình RC phân tán cho transistor trong vùng triốt 69 Hình 4.2-4 Mô hình đơn giản cho transistor trong vùng triốt với V DS nhỏ 70 Hình 4.2-5 Mô hình tín hiệu nhỏ của transistor trong vùng cut-off 71 Hình 4.3-1 Mô hình transistor MOS kênh n với sự giảm độ linh động 72 Hình 4.3-2 Dòng điện drain – đế bị gây ra bởi các cặp điện tử - lỗ trống được tạo bởi sự iôn hóa do va chạm ở đầu cuối drain của kênh 73 Hình 5.1-1 Sơ đồ định thời cho ghi dữ liệu song song 76 Hình 5.2-1 Sơ đồ khối chức năng của bộ chuyển đổi số - tương tự 76 Hình 5.2-2 Sơ đồ định thời cho việc ghi dữ liệu số vào thanh ghi đầu vào (I/P REG) và thanh ghi DAC (DAC REG) 78 Hình 5.3.1-1 Kí hiệu (a) và sơ đồ mạch (b) của khối Logic Input 80 Hình 5.3.1-2 Kí hiệu (a) và sơ đồ mạch (b) của mạch logic_in 80 Hình 5.3.1-3 Đặc tuyến truyền đạt của trigơ Schmitt 81 Hình 5.3.1-4 Kết quả mô phỏng ngưỡng logic của mạch logic_in ở VDD = 3V và VDD = 5V 82 Hình 5.3.1-5 Kết quả mô phỏng đặc tính chuyển mạch của mạch logic_in ở VDD = 3V 82 Hình 5.3.1-6 Sơ đồ layout của mạch logic_in 83 Hình 5.3.1-7 Sơ đồ layout của khối Logic Input 83 Hình 5.3.2-1 Kí hiệu (a) và sơ đồ mạch (b) của DFF1 84 7 Hình 5.3.2-2 Kết quả mô phỏng hoạt động của DFF1 85 Hình 5.3.2-3 Sơ đồ layout của DFF1 85 Hình 5.3.2-4 Kí hiệu (a) và sơ đồ mạch (b) của DFF2 86 Hình 5.3.2-5 Kết quả mô phỏng hoạt động của DFF2 86 Hình 5.3.2-6 Sơ đồ layout của DFF2 87 Hình 5.3.2-7 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi đầu vào 87 Hình 5.3.2-8 Sơ đồ layout của thanh ghi đầu vào 88 Hình 5.3.2-9 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi 15bits 89 Hình 5.3.2-10 Sơ đồ layout của thanh ghi 15bits 89 Hình 5.3.3-2 Kết quả mô phỏng hoạt động của khối điều khiển 91 Hình 5.3.3-3 Sơ đồ layout của khối điều khiển 91 Hình 5.3.4-1 Tối thiểu hóa sử dụng bảng Karnaugh 93 Hình 5.3.4-2 Sơ đồ mạch của bộ lập mã Thermometer 95 Hình 5.3.4-3 Kết quả mô phỏng hoạt động của bộ lập mã Thermometer 96 Hình 5.3.4-4 Sơ đồ layout của bộ lập mã Thermometer 96 Hình 5.3.5-1 Sơ đồ mạch của khối tạo dòng phân cực (IBIAS) 97 Hình 5.3.5-2 Kết quả mô phỏng dòng I Q theo điện áp nguồn cung cấp của khối tạo dòng phân cực 99 Hình 5.3.5-3 Sơ đồ layout của khối tạo dòng phân cực 99 Hình 5.3.6-1 Sơ đồ mạch của mạch tạo điện áp phân cực 100 Hình 5.3.6-2 Kết quả mô phỏng vòng hở của mạch tạo điện áp phân cực 102 Hình 5.3.6-3 Sơ đồ layout của mạch tạo điện áp phân cực 102 Hình 5.3.6-4 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dòng Iunit 103 Hình 5.3.6-5 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dòng 16Iunit 104 Hình 5.3.6-6 Sơ đồ layout của nguồn dòng Iunit 105 Hình 5.3.6-7 Sơ đồ layout của nguồn dòng 16Iunit 105 Hình 5.3.6-8 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dòng Current1x_group .105 Hình 5.3.6-9 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dòng Current16x_group 106 Hình 5.3.6-10 Sơ đồ layout của khối nguồn dòng Current1x_group 106 Hình 5.3.6-11 Sơ đồ layout của khối nguồn dòng Current16x_group 106 Hình 5.3.7-1 Sơ đồ mạch driver của (a) nguồn dòng Iunit và (b) nguồn dòng 16Iunit 107 Hình 5.3.7-2 Kí hiệu (a) và sơ đồ mạch (b) của Driver1x 107 Hình 5.3.7-3 Kí hiệu (a) và sơ đồ mạch (b) của Driver16x 108 Hình 5.3.7-4 Sơ đồ layout của driver cho nguồn dòng Iunit 108 Hình 5.3.7-5 Sơ đồ layout của driver cho nguồn dòng 16Iunit 108 Hình 5.3.7-6 Sơ đồ layout của Driver1x 109 Hình 5.3.8-1 Sơ đồ mạch của khối chuyển đổi dòng điện – điện áp 109 Hình 5.3.8-2 Sơ đồ mạch của mạch OAMP 111 Hình 5.3.8-3 Kết quả mô phỏng vòng hở của khối I/V trong trường hợp V OUT = V REF , C L =100pF, R L =∞ 112 Hình 5.3.8-4 Sơ đồ layout của mạch OAMP 112 Hình 5.3.9-1 Sơ đồ toàn mạch của bộ chuyển đổi số - tương tự 8 bit 114 Hình 5.3.9-2 Sơ đồ chân ra của bộ chuyển đổi số - tương tự 8 bit 115 Hình 5.3.9-3 Kết quả mô phỏng điện áp ra tương tự theo từ mã số đầu vào ở V DD =3,3V, V REF =V DD /2,C L =100pF, R L =10kΩ 116 8 Hình 5.3.9-4 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở V DD =5,5V, V REF =V DD /2,C L =100pF, R L =10kΩ, D7-D0 thay đổi từ 00h tới FFh 117 Hình 5.3.9-5 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở V DD =2,7V, V REF =V DD /2,C L =100pF, R L =10kΩ, D7-D0 thay đổi từ 00h tới FFh 117 Hình 5.3.9-6 Kết quả mô phỏng ảnh hưởng của điện áp nguồn lên điện áp đầu ra tương tự ở V DD =3,3V, V REF =V DD /2,V OUT =V REF , C L =100pF, R L =10kΩ 118 Hình 5.3.9-7 Kết quả mô phỏng dòng tiêu thụ của chip DAC ở V DD =3,3V và V DD =5,5V (V REF =V DD /2,V OUT =V REF , C L =100pF, R L =∞) 118 Hình 5.3.9-8 Kết quả mô phỏng dòng tiêu thụ và điện áp đầu ra của chip DAC ở chế độ power-down (V DD =5,5V, nhiệt độ 105 o C) 119 Hình 5.3.9-9 Kết quả mô phỏng chip DAC thoát khỏi chế độ power-down (V DD =5,5V, V REF =V DD /2,V OUT =V REF , C L =100pF, R L =10kΩ) 119 Hình 5.3.9-10 Kết quả mô phỏng đặc tính định thời của DAC 120 Hình 5.3.9-11 Sơ đồ layout của chip DAC 8 bit 121 Hình A-1 Kí hiệu của các phần tử mạch điện 124 Hình B-1 Các mẫu vẽ thể hiện các lớp layout……………………………………….130 Hình D1-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng đảo 146 Hình D1-2 Sơ đồ layout của cổng đảo 146 Hình D2-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 2 đầu vào 147 Hình D2-2 Sơ đồ layout của cổng và đảo 2 đầu vào 147 Hình D2-3 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 3 đầu vào 148 Hình D2-4 Sơ đồ layout của cổng và đảo 3 đầu vào 148 Hình D3-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng cộng đảo 2 đầu vào 149 Hình D3-2 Sơ đồ layout của cổng cộng đảo 2 đầu vào 149 9 MỞ ĐẦU Các bộ chuyển đổi dữ liệu cung cấp liên kết giữa thế giới thế giới tương tự và các hệ thống số và được thực hiện bởi các phương tiện là các mạch lấy mẫu, các bộ chuyển đổi tương tự - số và các bộ chuyển đổi số - tương tự. Với sự tăng sử dụng tính toán và xử lý tín hiệu số trong các ứng dụng như xử lý ảnh, đo lường, điện tử tiêu dùng và truyền thông, các hệ thống chuyển đổi dữ liệu ngày càng được mở rộng và phát triển. Mục tiêu của luận văn này là đưa ra một thiết kế cụ thể chip biến bổi số - tương tự 8 bit trên công nghệ bán dẫn CMOS. Nội dung của luân văn bao gồm 5 chương: - Chương 1 Tổng quan về chuyển đổi số - tương tự Trình bày vị trí, vai trò, các thông số của bộ chuyển đổi số - tương tự - Chương 2 Các kiến trúc cơ bản của bộ chuyển đổi tương tự - số Trình bày sơ đồ, nguyên lý hoạt động, các ưu nhược điểm của các kiến trúc của bộ chuyển đổi số - tương tự - Chương 3 Tổng quan về công nghệ CMOS Trình bày các kiến thức cơ bản của công nghệ bán dẫn CMOS cần thiết cho người thiết kế, đó là các quy trình sản xuất bán dẫn, cấu trúc và nguyên lý hoạt động cơ bản của thiết bị bán dẫn CMOS, vấn đề layout mạch tích hợp - Chương 4 Mô hình thiết bị MOS Trình bày các mô hình của transistor MOS, là cơ sở cho việc tính toán và mô phỏng mạch điện - Chương 5 Thiết kế DAC Phần này trình bày chi tiết các tính toán, kết quả mô phỏng và sơ đồ layout của chip DAC 8 bit theo kiến trúc steering dòng điện Tác giả xin gửi lời cảm ơn chân thành và sâu sắc đến Phó giáo sư – Tiến sĩ Trần Quang Vinh, thầy đã giành nhiều thời gian, tâm huyết hướng dẫn nghiên cứu để tác giả có thể hoàn thiện bản luận văn này. [...]... c, ư c g i là công ngh BiCMOS, ư c phát tri n Nó có ư c ưu i m c a c hai công ngh ó là t c cao c a công ngh lư ng c c và m t tích h p l n c a công ngh CMOS Công ngh BiCMOS ư c xác nh n là thành công c v m t công ngh và m t th trư ng Hình 3-1 Phân lo i công ngh m ch tích h p s d ng ch t bán d n silíc 3.1 Các quy trình s n xu t bán d n MOS cơ b n Công ngh bán d n ư c d a trên m t s bư c công ngh , chúng... gi i cao (high-definition television: HDTV), h th ng hi n th hình nh trong y h c, h th ng x lý ti ng nói, d ng c o c, h th ng i u khi n công nghi p và ra a, v.v… 1.2 Các thông s c a b chuy n i s -tương t VREF MSB DN-1 DN-2 B chuy n i s - tương t D1 VOUT D0 LSB Hình 1. 2-1 Sơ kh i c a b chuy n i s - tương t Hình 1. 2-1 là sơ kh i c a b chuy n i s -tương t (Chú ý: u ra c a b chuy n i s - tương t có th... năm 1970, công ngh NMOS (n-channel MOS: transistor kênh n) là công ngh ư c ch n cho ph n l n các thi t k m ch MOS tương t và s n u nh ng năm 1 980 , th gi i m ch tích h p VLSI chuy n sang s d ng công ngh CMOS gate silicon và công ngh này ã tr thành công ngh chi m ưu th cho các thi t k tín hi u tr n (mixed-signal design) và m ch s VLSI su t t ó n nay G n ây, công ngh k t h p c công ngh CMOS và công ngh... 3,75 0 1 4 5 B ng 2. 7-1 hoàn 3,125 u ra c a b DAC ư ng ng v i V REF =5V 1 28 Chương 3 – T NG QUAN V CÔNG NGH CMOS Hai công ngh m ch tích h p silíc (công ngh bán d n s d ng ch t bán d n silíc) ph bi n nh t là công ngh MOS và công ngh lư ng c c (bipolar) Bên trong m i h này là các nhóm con như ư c minh h a hình 3-1 [9] Trong nhi u năm, công ngh m ch tích h p silicon chi m ưu th là công ngh lư ng c c, ư... t nhiên là tương t (analog) (2) Con ngư i nh n th c và nh ư c thông tin d ng tương t Hơn n a, dư i tác ng c a trên môi trư ng truy n d n, tín hi u s có th b suy gi m n m c chúng tr thành so sánh ư c v i nhi u, lúc ó c n thi t ph i xem chúng như các tín hi u tương t Th gi i tương t 011 101 000 Chuy n i tương t - s (Front end) 011 101 000 B x lý s Chuy n i s - tương t (Back end) Hình 1. 1-1 Giao di n... a th gi i tương t và b x lý s b x lý s có th "giao ti p" v i th gi i tương t , các m ch thu th p và tái t o l i d li u ph i ư c s d ng Phía front end s d ng các b chuy n i tương t - s (ADCs) thu th p và s hóa tín hi u Phía back end s s d ng các b chuy n i s 11 - tương t (DACs) th c hi n ch c năng ngư c l i, ó là tái t o l i tín hi u tương t t tín hi u s Quá trình này ư c minh h a hình 1. 1-1 Các giao... là: DNL4=0,5 LSB-1 LSB =-0 ,5 LSB DNL5=0,25 LSB-1 LSB =-0 ,75 LSB 14 DNL6=1,75 LSB-1 LSB=0,75 LSB DNL7=1 LSB-1 LSB=0 LSB Nói chung thì m t b DAC s có DNL nh hơn ± ½ LSB n u nó có chính xác N bit Vì v y m t b DAC 5 bit v i DNL=0,75 LSB th c t có phân gi i c a b DAC 4 bit mà thôi N u DNL c a m t b DAC nh hơn -1 LSB, thì b DAC ó ư c cho r ng là nonmonotonic (không ơn i u), nghĩa là i n áp tương t u ra không... 2. 6-1 B chuy n m u (S/H) (2. 6-1 ) ư c kh i t o là 0V i s -tương t tu n hoàn 26 chính xác c a b chuy n i này s ph vào vài y u t H s khu ch i c a b khu ch i 0,5 c n chính xác cao (bên trong chính xác c a b chuy n i) và nó thư ng ư c t o v i các t i n th ng (passive capacitor) Tương t , b c ng và m ch l y và gi m u cũng c n có chính xác N bit S chu kỳ, n Dn-1 1 1 2 0 3 1 4 0 5 1 6 1 B ng 2. 6-1 vA(n-1)... ng(ideal slope) – d c th c t (actual slope) Hình 1.2. 4-1 Minh h a l i gain c a b DAC 3 bit 18 1.2.5 tr (Latency) Là kho ng th i gian t lúc t mã s u vào thay t t t i giá tr thi t l p v i m t sai s ch nh i n th i i m giá tr u ra tương 1.2.6 T s tín hi u trên t p âm (Signal-to-Noise Ratio, SNR) SNR ư c xác 1.2.7 D i nh b ng t s công su t tín hi u trên t p âm u ra tương t ng (Dynamic Range, DR) D i ng ư c xác... n th hai là khu ch tán Khu ch tán trong v t li u bán d n là s di chuy n c a nguyên t t p ch t b m t c a v t li u vào trong m ng tinh th c a v t li u, t o nên các vùng bán d n có lo i h t d n và n ng h t d n mong mu n Khu ch tán x y o ra d i nhi t 80 0-1 400 C Profile m t t p ch t trong bán d n là hàm c a m t t p ch t trên b m t bán d n và th i gian ch t bán d n ư c t trong môi trư ng nhi t cao Có hai . TRƯỜNG ĐẠI HỌ C CÔNG NGHỆ NGUYỄN MẠNH PHƯƠNG THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 8 BÍT SỬ DỤNG CÔNG NGHỆ BÁN DẪN CMOS Ngành: Công nghệ Điện t - Viễn Thông. khối của bộ chuyển đổi s - tương tự (Chú ý: đầu ra của bộ chuyển đổi số - tương tự có thể là điện áp hoặc dòng điện. Ở đây, vì mục đích miêu tả các thông số của bộ chuyển đổi số - tương tự nên. một số đặc tính của các phần tử thụ động của công nghệ CMOS 0 .8 m 48 Bảng 5. 1-1 Các chỉ định của bộ chuyển đổi số - tương tự 75 Bảng 5. 1-2 Các chỉ định định thời của bộ chuyển đổi số - tương