Nghiên cứu huấn luyện delay locked loop

Một trong những lý do chính khiến em quyết định tập trung vào thiết kế vi mạch là do sự hấp dẫn của lĩnh vực này đến từ sự đa dạng và tính ứng dụng rộng lớn. Thiết kế vi mạch không chỉ liên quan đến việc tạo ra các linh kiện điện tử nhỏ gọn, mà còn mở ra cánh cửa cho nhiều ứng dụng khác nhau như hệ thống nhúng, thiết bị IoT1, máy tính, điện thoại di động và nhiều lĩnh vực công nghiệp khác. Sự linh hoạt và tính ứng dụng của thiết kế vi mạch là nguồn động viên lớn, giúp em cảm thấy hứng thú và đầy đủ động lực để theo đuổi đề tài này. Một lợi ích khác khi chọn đề tài thiết kế vi mạch là khả năng tiếp cận và áp dụng các công nghệ tiên tiến. Việc này đặt ra một loạt các thách thức thú vị và đòi hỏi kiến thức sâu rộng về nền tảng lý thuyết và kỹ thuật thực tế. Khả năng nắm bắt và ứng dụng những tiến bộ mới nhất trong lĩnh vực này không chỉ giúp em phát triển bản thân mình mà còn đóng góp vào sự phát triển của cộng đồng nghiên cứu và công nghiệp điện tử nói chung. Một trong những vấn đề trong quá trình truyền tải dữ liệu độ cao giữa các chip với nhau. Dữ liệu và xung clock có thể được truyền cùng một lúc giữa hai chip với nhau. Ở trạng thái tín hiệu không bị nhiễu, điểm tối ưu nhất mà khối có thể bắt được chính là ở vị trí bằng 25% chu kỳ của xung của tín hiệu clock. Hình 1.1 Điểm tối ưu khi tín hiệu không bị nhiễu Nhưng mà trong thực tế, việc trao đổi dữ liệu này có thể bị ảnh hưởng bởi nhiều yếu tố tác nhân bên ngoài như: nhiệt độ trong chip tăng, các điện áp trong chip thay đổi, thay đổi trong quá trình tính toán các tác nhân này còn được gọi là PVT (Process, Voltage, Temperature). Làm cho dữ liệu bị nhiễu, không còn chính xác và không ổn định khiến2 mẫu dữ liệu hẹp đi. Khi chip bắt những tín hiệu này xác xuất để nó bắt trúng những vùng này rất cao. Hình 1.2 Điểm tối ưu khi tín hiệu nhiễu. Vì vậy bên trong mỗi chip có một khối Delay Locked Loop (DLL) dùng để làm chậm xung clock nhằm mục đích giúp chip có thể bắt được dữ liệu một cách chính xác để tránh những ảnh hưởng từ các nhân trên. Để khối Delay Locked Loop này hoạt động cần thuật toán để vận hành. Hình 1.3 Khối Delay Locked Loop trong chip Từ đó, em quyết định chọn đề tài “Nghiên cứu huấn luyện Delay Locked Loop để lấy dữ liệu trong quá trình giao tiếp” để thiết kế hệ thống điều khiển khối Delay Locked Loop. Đây là một giải pháp nghiên cứu thực tiễn để giải quyết vấn đề nhiễu do các tác nhân như nhiệt độ, điện áp và quá trình xử lí gây ra.3 1.2 MỤC TIÊU • Thiết kế thuật toán tìm điểm tối ưu nhất trong mẫu tín hiệu dữ liệu. • Thiết kế hệ thống điều khiển khối Delay Locked Loop và áp dụng thuật toán tìm điểm tối ưu cho hệ thống này. 1.3 ĐỐI TƯỢNG, PHẠM VI NGHIÊN CỨU 1.3.1 Đối tượng nghiên cứu • Tìm hiểu về thiết kế mạch Digital design. • Tìm hiểu ngôn ngữ VerilogSystemVerilog2 cho RTL và Verification3. • Tìm hiểu về giao tiếp Advanced Peripheral Bus (APB). • Tìm hiểu về Clock domain crossing (CDC). • Tìm hiểu về Khối Delay Locked Loop (Loopback) 1.3.2 Phạm vi nghiên cứu • Ngôn ngữ TCL. • Ngôn ngữ SystemVerilog. • Công cụ Synopsys VCS® • Công cụ Design Compiler