2009 dce Thiết kế mạch số dùng HDL Chương 1: Phương pháp luận thiết kế vi mạch số Computer Engineering 2009 ©2009, Pham Quoc Cuong 2 Advanced Digital Design with the Verilog HDL – chapter 1 Nội dung chính • Phương pháp luận thiết kế • Tham số công nghệ vi mạch Computer Engineering 2009 ©2009, Pham Quoc Cuong 3 Advanced Digital Design with the Verilog HDL – chapter 1 Nội dung chính • Phương pháp luận thiết kế • Tham số công nghệ vi mạch Computer Engineering 2009 ©2009, Pham Quoc Cuong 4 Advanced Digital Design with the Verilog HDL – chapter 1 Các xu hướng thiết kế • Thiết kế cổ điển (classical design methods)  Dựa trên giản đồ (schematic)  Paper & pencil • Thiết kế bằng ngôn ngữ (computer-based languages methods)  Nhanh chóng  Mạch tích hợp hàng triệu cổng Được sử dụng rộng rãi thiết kế các mạch phức tạp và kích thước lớn Computer Engineering 2009 ©2009, Pham Quoc Cuong 5 Advanced Digital Design with the Verilog HDL – chapter 1 Định luật Moore Computer Engineering 2009 ©2009, Pham Quoc Cuong 6 Advanced Digital Design with the Verilog HDL – chapter 1 Ngôn ngữ đặc tả phần cứng (HDL) • Định nghĩa  Là ngôn ngữ thuộc lớp ngôn ngữ máy tính (computer language)  Dùng miêu tả cấu trúc và hoạt động một vi mạch  Dùng mô phỏng, kiểm tra hoạt động vi mạch  Biểu diễn hành vi theo thời gian và cấu trúc không gian của mạch  Bao gồm những ký hiệu biểu diễn thời gian và sự đồng thời (time and concurrence) Computer Engineering 2009 ©2009, Pham Quoc Cuong 7 Advanced Digital Design with the Verilog HDL – chapter 1 Ngôn ngữ đặc tả phần cứng (HDL) • Ưu điểm  Dễ quản lý những mạch lớn và phức tạp  Uyển chuyển và độc lập với công nghệ  Cho phép tái sử dụng những thiết kế có sẵn  Mạch có thể được tổng hợp tự động từ đặc tả • Verilog TM & VHDL  Được sử dụng rộng rãi trong công nghiệp  Theo chuẩn IEEE (Institute of Electrical and Electronics Engineerings)  Được hỗ trợ bởi các công cụ tổng hợp ASIC (appilcation- specific integrated circuits) và FPGA (field-programmable gate arrays) Computer Engineering 2009 ©2009, Pham Quoc Cuong 8 Advanced Digital Design with the Verilog HDL – chapter 1 Phương pháp luận thiết kế Lưu đồ thiết kế ASICs bằng HDL Computer Engineering 2009 ©2009, Pham Quoc Cuong 9 Advanced Digital Design with the Verilog HDL – chapter 1 Thiết kế ý niệm (Design Specification) • Đặc tả chi tiết  Chức năng  Thời gian  Năng lương tiêu hao  … • Biểu diễn  Đồ thị trạng thái (state transation graph)  Máy trạng thái (algorithmic-state machine)  Ngôn ngữ cấp cao: SystemC, SuperLog…  … Computer Engineering 2009 ©2009, Pham Quoc Cuong 10 Advanced Digital Design with the Verilog HDL – chapter 1 Thiết kế phân hoạch (Design Partition) • Mạch lớn được phân chia thành các mạch nhỏ hơn • Mỗi mạch nhỏ này được đặc tả bằng HDL • Mỗi mạch nhỏ có thể được tổng hợp trong thời gian chấp nhận được  Phương pháp thiết kế từ trên xuống (top-down design/ hierarchical design) Phân chia mạch cộng 4 bits [...]... Engineering 2009 Design Entry • Đặc tả thiết kế theo một dạng chuẩn • Ngày nay dùng HDL • Mô hình hành vi (behavioral modeling)     Được sử dụng nhiều trong công nghiệp Cho phép thiết kế những chip lớn Chỉ ra mạch sẽ thực hiện chức năng gì Không cần chỉ ra xây dựng phần cứng như thế nào • Các bước thiết kế dùng mô hình hành vi  Tạo hành vi nguyên mẫu cho thiết kế  Kiểm tra chức năng  Sửng dụng... xuất ra thỏa mãn thiết kế về hiệu suất và chức năng Advanced Digital Design with the Verilog HDL – chapter 1 ©2009, Pham Quoc Cuong 22 Computer Engineering 2009 Nội dung chính • Phương pháp luận thiết kế • Tham số công nghệ vi mạch Advanced Digital Design with the Verilog HDL – chapter 1 ©2009, Pham Quoc Cuong 23 Market volume to amortize, time to prototype Computer Engineering 2009 Tham số công nghệ Full-custom... tra sản phẩm và mô phỏng lỗi (Test generation and fault simulation) • Sau khi chế tạo, mạch tích hợp phải được kiểm tra tính đúng đắn (lỗi sản xuất - không phải lỗi thiết kế) • Có thể dùng lại những mẫu kiểm tra mô hình hành vi để kiểm tra sản phẩm sau khi chế tạo • Mô phỏng lỗi là quyết định một tập hợp các mẫu dùng để kiểm tra có phát hiện ra lỗi hay không Sử dụng phần mềm tạo thêm các mẫu thử Advanced... kiện (cell) lên một vùng giới hạn và kết nối các đường tín hiệu giữa chúng • Chèn tín hiệu clock vào mạch sao cho không xảy ra lệch xung clock (clock skew) Advanced Digital Design with the Verilog HDL – chapter 1 ©2009, Pham Quoc Cuong 19 Computer Engineering 2009 Kiểm tra thiết kế vật lý và điện (Physical and electrical design rule checks) • Layout vậy lý của thiết kế phải được kiểm tra các ràng buộc... tổng hợp (Post-synthesis timing verification) • Thời gian trên mạch phải phù hợp với thiết kế trên những đường then chốt (critical path) • Bước này được lặp lại sau bước loại bỏ điện dung không mong muốn (parasitic extraction) • Thực hiện tổng hợp lại nếu thời gian không phù hợp thiết kế  Thay đổi kích thước transitor  Thay đổi kiến trúc mạch  Thay đổi công nghệ Advanced Digital Design with the Verilog... tối ưu và ánh xạ thiết kế vào một công nghệ Advanced Digital Design with the Verilog HDL – chapter 1 ©2009, Pham Quoc Cuong 11 Computer Engineering 2009 Mô phỏng và kiểm tra chức năng (Simulation & Function verification) • Quay về bước 3 nếu phát hiện lỗi • 3 bước tiến hành kiểm tra Test plan -  Lập kế hoạch kiểm tra: chức năng nào cần kiểm tra và kiểm tra thế nào?  Thiết kế mẫu kiểm tra (testbench)... hiện thực theo một công nghệ hiện có • Công cụ tối ưu loại bỏ những dư thừa và giảm diện tích mạch logic cần dùng để hiện thực • Kết quả sẽ được ánh xạ vào một FPGA  Netlist  Cơ sở dữ liệu Advanced Digital Design with the Verilog HDL – chapter 1 ©2009, Pham Quoc Cuong 15 Computer Engineering 2009 Thiết kế sau tổng hợp (Post-synthesis design validation) • Bộ so sánh được thực hiện bằng phần mềm hoặc... diễn bằng mô hình hành vi và thiết kế được giải quyết hoàn toàn • Sign-off được thực hiện sau khi tất cả các lỗi chức năng được giải quyết xong Advanced Digital Design with the Verilog HDL – chapter 1 ©2009, Pham Quoc Cuong 14 Computer Engineering 2009 Tổng hợp mức cổng và ánh xạ công nghệ (Gate-level synthesis and Technology mapping) • Sử dụng công cụ tổng hợp để tạo ra biểu diễn luận lý tối ưu và hiện... the Verilog HDL – chapter 1 ©2009, Pham Quoc Cuong 20 Computer Engineering 2009 Loại bỏ ký sinh (Parasitic extraction) • Điện dung ký sinh (parasitic capaciance)  Không có trong thiết kế  Ảnh hưởng xấu đến hoạt động của mạch  Làm giảm băng thông • Sử dụng phần mềm để tạo ra các kiểm tra chính xác về các đặc tính điện và thời gian (electrical characteristics and timing performance) Advanced Digital... hợp các module testbench testbench Các module riêng lẻ Advanced Digital Design with the Verilog HDL – chapter 1 ©2009, Pham Quoc Cuong 12 Computer Engineering 2009 Thiết kế tích hợp và kiểm tra (Design integration and Verification) • Các mạch nhỏ được tích hợp lại và kiểm tra chức năng • Cần có các testbench riêng kiểm tra chức năng ngõ nhập-xuất, hoạt động của bus… • Đây là bước quyết định và phải . 2009 dce Thiết kế mạch số dùng HDL Chương 1: Phương pháp luận thiết kế vi mạch số Computer Engineering 2009 ©2009, Pham. with the Verilog HDL – chapter 1 Nội dung chính • Phương pháp luận thiết kế • Tham số công nghệ vi mạch Computer Engineering 2009 ©2009, Pham Quoc Cuong