Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ KHÁI NIỆM CHUNG • Mạch tuần tự là mạch logic có tính chất nhớ, có khâu trễ • Trạng thái tiếp theo của mạch phụ thuộc vào giá trị của kích thích ở lối vào và trạng thái hiện tại của mạch • Mạch tuần tự thường hoạt động đồng bộ theo sự điều khiển của tín hiệu nhịp clock Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Mạch chốt RS (Basic RS NAND latch) Input Output S R Q 0 1 1 0 1 0 0 1 1 1 Không đổi 0 0 Cấm Mạch chốt RS cấu tạo bởi cổng NAND có hồi tiếp chéo. S: SET (đặt) R: Reset (Đặt lại) CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH CHỐT CỔNG NAND Q Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Mạch chốt RS (Basic RS NAND latch) Input Output S R Q 0 1 1 0 CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Giải thích bảng hoạt động Q S = 0, R = 1 Do S = 0 nên Q = 1 bất chấp ngõ còn lại Vậy ngõ ra ổn định sẽ là Q = 1 và = 0 Q Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Basic RS NAND latch Input Output S R Q 1 0 0 1 CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Q S = 1 và R = 0 Do R = 0 nên Q\ = 1 bất chấp ngõ còn lại Vậy ngõ ra ổn định sẽ là Q = 0 và Q\ = 1 Giải thích bảng hoạt động Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Mạch chốt RS (Basic RS NAND latch) Input Output S R Q Q\ 1 1 Không đổi CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ S= 1 R=1 xét đến trạng thái trước đó: Giả sử trước đó Qo = 0, Qo đảo = 1 -> Q = Qo = 0, Q\ = Qo\ = 1 Giả sử trước đó Qo = 1, Qo đảo = 0 -> Q = Qo = 1, Q\ = Qo\ = 0 Vì vậy khi S=1 R=1 trạng thái ra không thay đổi. Giải thích bảng hoạt động Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Basic RS NAND latch Input Output S R Q Q\ 0 0 Cấm CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ S=0, R=0 Cả 2 cổng NAND đều có ngõ vào là 0 nên ngõ ra là 1, đây là điều kiện không mong muốn vì đã quy ước Q và Q\ có trạng thái logic ngược nhau. Vì vậy trạng thái này không được sử dụng còn gọi là trạng thái cấm. Giải thích bảng hoạt động Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Basic RS NOR latch Input Output S R Q Q\ 0 1 0 1 1 0 1 0 1 1 Cấm 0 0 Không đổi Mạch chốt RS cấu tạo bởi cổng NOR có hồi tiếp chéo. CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH CHỐT CỔNG NOR Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Basic RS NOR latch CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Giải thích bảng hoạt động Input Output S R Q Q\ 0 1 0 1 1 0 1 0 1 1 Cấm 0 0 Không đổi Nguyên lí hoạt động cũng tương tự chốt 2 cổng NAND, nhưng RS tác động mức cao Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Ứng dụng chốt RS làm mạch chống dội CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Hiện tượng dội do các thiết bị cơ khí gây nên khi đóng ngắt chuyển mạch điện tử. Mạch chốt có thể được dùng để chống dội như sau: Ngõ ra không dao động và chỉ xuống thấp khi công tắc chuyển chổ. Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Flip-flop RS (Clocked RS NAND latch) Hai cổng NAND được điều khiển bởi xung clock (đồng hồ), viết tắt CK hay CLK hay CP(clock pulse). Xung Clock: dạng sóng vuông Input Output CK Sn Rn 1 0 1 0 1 1 1 0 1 0 1 0 0 1 1 1 Cấm 0 X X S,R ko ảnh hưởng trạng thái ra 1+n Q 1+n Q nn QQ = +1 CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Bảng hoạt động n: trạng thái hiện tại n+1 : trạng thái kế tiếp [...]... bằng tín hiệu clock Dùng FF kiểu Master-Slave để đảm bảo truyền tin cậy (ổn định ở tần số cao) Master Bài giảng Kỹ Thuật Số Slave Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Flip-flop JK chính phụ (MS- Master-Slave) • Để đảm bảo truyền tín hiệu tin cậy, thường tạo J-K flip flop từ R-S flip flop kiểu Master-Slave • Khi đó J-K flip flop được hoạt kích theo sườn... 5: MẠCH LOGIC TUẦN TỰ Chuyển đổi giữa các Flip Flop Bài giảng Kỹ Thuật Số Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Flip Flop D chính phụ (MS- Master- Slave) Bài giảng Kỹ Thuật Số Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ PHƯƠNG PHÁP MÔ TẢ MẠCH TUẦN TỰ • • • Mô hình tổng quát nhất của mạch tuần tự gồm: các... 5: MẠCH LOGIC TUẦN TỰ Tóm tắt bảng hoạt động CK Sn Rn Qn +1 Qn +1 1 0 1 0 1 CK Dn Qn+1 Q\ 1 1 0 1 0 1 0 0 1 1 0 0 Qn +1 = Qn 1 1 1 0 1 1 1 Cấm CK Jn Kn Qn+1 Q\n+1 1 0 0 Qn Qn\ CK Tn Qn+1 Q\ 1 0 1 0 1 1 0 Qn Qn\ 1 1 0 1 0 1 1 Qn\ Qn 1 1 1 Qn\ Qn Bài giảng Kỹ Thuật Số T Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Flip-flop RS chính phụ (MS- Master- Slave)... công nghệ BCVT Khoa Kỹ Thuật Điện Tử II CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Flip-flop D CK Giản đồ xung: CK D Q Bài giảng Kỹ Thuật Số 3 4 Qn +1 0 0 1 1 2 Qn+1 1 1 Dn 1 1 0 CK1: D= 0 nên Q = 0 CK2: D =1 nên Q = 1 CK3: D =0 nên Q = 0 CK4: D =1 nên Q = 1 Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Flip-flop T CK 2 3 Qn+1 Qn +1 0 Qn Qn 1 1 Tn 1 T 1 Qn Qn 4 CK CK1:... CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Biểu đồ trạng thái • Có thể mô tả hoạt động của các mạch logic tuần tự bằng biểu đồ trạng thái (state diagram): – Vòng tròn mô tả trạng thái của mạch – Mũi tên trên đó có ghi giá trị của tín hiệu vào dùng để mô tả quá trình chuyển trạng thái • Ví dụ: Bài giảng Kỹ Thuật Số Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM 1... Không đồng Bộ (KĐB) Mạch đếm n bit : dùng n flip-flop, có tối đa 2 n trạng thái đếm Có hai trang thái đếm: Đếm lên: Xung CK của flipflop thứ I được lấy từ ngõ ra Q của flip flop thứ i-1 (Xung CK i = Qi-1) Đếm xuống: Xung CK của flipflop thứ I được lấy từ ngõ ra Q đảo của flip flop thứ i-1 (Xung CK i = Q’i-1) 2 Mạch đếm đồng Bộ (ĐB) Mạch đếm n bit : dùng n flip-flop, có tối đa 2 n trạng thái đếm Các flipflop... =1 CK4: T=0 nên Q = TT trước=1 Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Flip-flop JK CK Kn Qn+1 Qn +1 1 0 0 Qn Qn 1 0 1 0 1 1 1 0 1 0 1 Bài giảng Kỹ Thuật Số Jn 1 1 Qn Qn Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ Ví dụ: Giản đồ xung 1 2 3 4 5 CK J K Q Giả sử trạng thái ban đầu Q = 0 CK1: J=0,K=0 nên Q= trạng thái... State Machine FSM) để phân tích và tổng hợp mạch tuần tự Tại mỗi xung clock, mạch logic tổ hợp xác định các biến ra và trạng thái tiếp theo thông qua các biến vào và trạng thái hiện tại Bài giảng Kỹ Thuật Số Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ • Hai mô hình FSM thông dụng để phân tích và tổng hợp mạch logic dãy là mô hình Moore và mô hình Mealy Bài... 2 1 3 4 7 6 5 8 CK MSB Số Đếm Q1 0 1 0 1 0 1 0 1 0 Q2 LSB 0 0 1 1 0 0 1 1 0 Q3 0 0 0 0 1 1 1 1 0 0 1 2 3 4 5 6 7 0 Bài giảng Kỹ Thuật Số Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM Mạch đếm KĐB 4 bit, đếm lên, sử dụng JK _FF, Modulo = 16 Xung Clock Q1 CK i = Qi Bài giảng Kỹ Thuật Số Q2 Q3 Q4 CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM Học viện... Kỹ Thuật Số CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Mạch đếm KĐB 3 bit, đếm lên, sử dụng JK _FF, Mode đếm = 8 LED LED LED 10 4 4 CK i = Qi 3 5 J 1 CLK CLK Bài giảng Kỹ Thuật Số 7 K QN 2 6 K 15 CL 15 74LS112 12 CL 6 QN 14 2 Q PR Q 13 CLK K 9 J PR 1 11 Q CL 5 J PR 3 74LS112 74LS112 QN CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ MẠCH ĐẾM Học viện công nghệ . tần số cao) Học viện công nghệ BCVT Khoa Kỹ Thuật Điện Tử II Bài giảng Kỹ Thuật Số Flip-flop JK chính phụ (MS- Master-Slave) CHƯƠNG 5: MẠCH LOGIC. CHƯƠNG 5: MẠCH LOGIC TUẦN TỰ • Để đảm bảo truyền tín hiệu tin cậy, thường tạo J-K flip flop từ R-S flip flop kiểu Master-Slave • Khi đó J-K flip flop được hoạt