Đang tải... (xem toàn văn)
Cấu hình lại phần cứng trong kiến trúc hệ thống nhúng như một khả năng tăng tính linh hoạt của hệ thống tự động Nguyễn Viết Hiếu Trường Đại học Công nghệ Luận văn Thạc sĩ ngành: Kỹ thuật điện tử; Mã số: 60 52 70 Người hướng dẫn: PGS.TS. Ngô Diên Tập Năm bảo vệ: 2012
Cấu hình lại phần cứng kiến trúc hệ thống nhúng khả tăng tính linh hoạt hệ thống tự động Nguyễn Viết Hiếu Trường Đại học Công nghệ Luận văn Thạc sĩ ngành: Kỹ thuật điện tử; Mã số: 60 52 70 Người hướng dẫn: PGS.TS Ngơ Diên Tập Năm bảo vệ: 2012 Abstract: Trình bày khái niệm: kiến trúc tái cấu hình; tái cấu hình linh động; khả chịu lỗi kiến trúc tái cấu hình; phương án giảm thiểu lỗi cổ điển; chiến lược giảm (sự kiện đơn nhiễu loạn, xạ) SEU (mảng cổng logic lập trình được) FPGA dựa SRAM Nghiên cứu chịu lỗi chip hệ thống đa nhân động (DyMPSoC): tóm tắt; giới thiệu; (chíp hệ thống đa nhân động chịu lỗi) FT-DyMPSoC; thay đổi quy trình thiết kế; cải tiến FT-DyMPSoC; thực chi tiết Tìm hiểu mơ hình phân tích Keywords: Kỹ thuật điện tử; Hệ thống nhúng; Điều khiển điện tử; Hệ thống tự động Content CHƢƠNG 1: GIỚI THIỆU 1.1 Đặt vấn đề Các ứng dụng quan trọng quân sự, hàng không vũ trụ, ô tô y tế yêu cầu phải thực chiến lược chịu lỗi để đảm bảo hoạt động tin cậy thời gian sống hệ thống Các yêu cầu nghiêm ngặt độ tin cậy đặt thách thức cho ngành thiết kế điện tử Ngồi ra, q trình biến thể lão hóa, sau thời gian dài hoạt động, mạch điện tử sinh lỗi Hậu loại lỗi vĩnh viễn giải cách sử dụng chiến lược áp dụng cho lỗi thống qua Hình 1.1: Các xu hương ngành công nghiệp ô tô (dữ liệu cung cấp TRW Auto-motive) Một giải pháp cho vấn đề này, chấp nhận ngành công nghiệp ô tơ, cơng nghệ “mảng cổng logic lập trình được” (FPGA) cho phép thêm tính linh hoạt, giảm chi phí hỗ trợ thực yêu cầu Khái niệm lập trình lại định nhiều phương pháp tiếp cận để thiết kế FPGA Hơn nữa, tính tiên tiến gần giới thiệu FPGA đại, cấu hình lại phần linh động (DPR) cung cấp hội để tăng cường linh hoạt có độ tin cậy hệ thống mục tiêuVài nét dự án “The CIFAER” Các hoạt động nghiên cứu dự án CIFAER (Communication Intra-véhicule Flexible et Architecture Embarquée Reconfigurable) (hình 1.2) tập trung vào định nghĩa kiến trúc xây dựng xung quanh đơn vị xử lý hỗ trợ DPR (bộ xử lý chung kết hợp với khu vực tái cấu hình được) hỗ trợ giao diện truyền thơng linh hoạt Hình 1.2: Tổ chức dự án CIFAER Việc xây dựng ECU tái cấu hình cần phải khai thác số lợi ích truyền thông PLC RF Thật vậy, kết nối cho phép thêm chức (với chi phí thấp) xe mang liệu giới hạn trước vào ECU Các khía cạnh cấu hình lại có ba mục tiêu chủ yếu: Hỗ trợ kênh truyền thông Hỗ trợ cập nhật tính xe Đảm bảo độ tin cậy cách truy cập liệu ECU bị lỗi Chủ đề luận văn phù hợp với nội dung dự án CIFAER Dự án nhằm mục đích cung cấp mạng truyền thông linh hoạt để xem xét việc chuyển đổi nhiệm vụ Nhiệm vụ quan trọng cần phải trì cách chuyển chúng từ ECU bị lỗi tới ECU khác không lỗi 1.2 Mục tiêu luận văn Trong luận văn này, dịch vụ có khả chịu lỗi hệ thống ô tô sử dụng mô hình cấu hình lại phần linh động giới thiệu Việc sử dụng máy tính có khả cấu hình lại linh động có hai mục tiêu: Giảm số lượng ECU, giảm chi phí phát triển đưa vào dự phòng phần cứng việc thực thống cho tất nhiệm vụ, cho dù quan trọng hay không Hỗ trợ phương pháp tiếp cận cổ điển công nghiệp hiệu cho khía cạnh độ tin cậy Bằng cách thực phát lỗi, sử dụng máy tính cấu hình lại khớp nối với chuyển đổi nhiệm vụ (phần cứng phần mềm), làm tăng đáng kể vững mạnh hệ thống, trì hiệu suất tối ưu Căn vào kiến trúc phần cứng phần mềm điều khiển nó, luận văn giới thiệu trình thực cấu hình lại phần linh hoạt dịch vụ quản lý chiến lược khả chịu lỗi 1.3 Các nội dung đóng góp FT-DyMPSoC hệ thống khơng phối hợp tất tính MPSoC linh động mà cịn tích hợp kỹ thuật chịu lỗi để đối phó với lỗi tiềm Luận văn giới thiệu sửa đổi quy trình thiết kế giúp tạo vi xử lý hoàn tồn linh động Quy trình thay đổi địi hỏi phải định nghĩa khái niệm WRAPPER SOCKET Mơ hình phân tích đưa Chương để giúp dễ dàng đánh giá hiệu suất / cân độ tin cậy bao gồm kỹ thuật chịu lỗi vào hệ thống mục tiêu CHƢƠNG 2: CÁC KHÁI NIỆM VÀ CÁC CÔNG VIỆC LIÊN QUAN 2.1 Kiến trúc tái cấu hình 2.1.1 Giới thiệu Thiết bị cấu hình lại chi tiết chủ yếu đại diện thiết bị logic lập trình phức tạp (CPLD) mảng cổng logic lập trình (FPGA) Hình 2.1 cung cấp cấu trúc đơn giản FPGA Các kiến trúc FPGA bao gồm ba loại thành phần: khối logic, định tuyến, khối vào Nói chung, FPGA bao gồm mảng khối logic cấu hình (CLB) kết nối với khối I/O lập trình thơng qua số loại kiến trúc định tuyến lập trình Hình 2.1: Kiến trúc chung FPGA Các công ty FPGA lớn cung cấp nhiều thành phần dạng thô nhúng thiết bị lai họ theo nhu cầu thị trường Ví dụ, Xilinx nhúng số họ Virtex xử lý 32-bit RISC PowerPC 2.1.2 Bộ xử lý tái cấu hình Trong FPGA đại, bên cạnh nguồn tài ngun mật độ cao cấu hình lại thơng thường, cịn cung cấp cho nhà thiết kế khả thực vi xử lý cấu hình lại, có tính theo thành phần hiệp định thương mại (COTS) Thiết bị Xilinx FPGA bao gồm hai loại vi xử lý: vi xử lý lõi cứng (hard-core) nhúng sẵn (PowerPC) vi xử lý lõi mềm dẻo (soft-core) (MicroBlaze, PicoBlaze) Altera cung cấp hai loại xử lý: vi xử lý lõi cứng dựa ARM (Excalibur) vi xử lý lõi mềm dẻo (Nios) 2.2 Tái cấu hình linh động 2.2.1 Định nghĩa Hệ thống thay đổi hành vi theo mơi trường kiện bên ngồi thời gian chạy Trong số cơng ty FPGA, Xilinx biết đến công ty lớn cung cấp họ Virtex thương mại với khả cấu hình lại phần Các hành vi FPGA xác định bitstream (một luồng bit liệu) cấu hình bao gồm chuỗi tập lệnh tín hiệu điều khiển bit liệu Hình 2.2: Hệ thống dựa vi xử lý kiểm sốt tài ngun cấu hình lại Hình 2.2 mơ tả cấu trúc điển hình hệ thống dựa xử lý thiết bị Xilinx Virtex 2.2.2 Quy trình thiết kế Quy trình thiết kế tiêu chuẩn cho cấu hình lại kiểu mô-đun cách sử dụng FPGA Xilinx dựa công cụ cung cấp: phát triển nhúng (EDK), mơi trường phần mềm tích hợp (ISE) PlanAhead, hình 2.3 Hình 2.3: Quy trình thiết kế tiêu chuẩn cho hệ thống tái cấu hình linh động 2.3 Khả chịu lỗi kiến trúc tái cấu hình Các kỹ thuật chịu lỗi phân thành hai loại: thay đổi cơng nghệ q trình chế tạo, thay đổi cấu trúc thiết kế hệ thống Khả ngụ ý để thiết kế ma trận FPGA bao gồm thành phần chịu lỗi mà thay cũ Khả thứ hai để bảo vệ mô tả mức cao mô-đun cách sử dụng số loại dư thừa Mỗi giải pháp có chỗ đứng riêng thị trường, ứng dụng có hạn chế riêng 2.3.1 Các mơ hình lỗi kiến trúc tái cấu hình Việc phân loại SEE trình bày hình 2.4 Hình 2.4: Phân loại SEE SEE có ảnh mức hưởng phá hủy thống qua, theo số lượng lượng tích tụ lại hạt tích điện điểm tác động thiết bị 2.3.1.1 Ảnh hưởng kiện đơn (SEE) Sự kiện nhiễu loại đơn (SEU) tế bào SRAM: Hình 2.5: Ảnh hưởng SEU đến trạng thái tế bào nhớ Sự kiện ngắt chức đơn: (SEFI) Sự kiện rò dòng đơn: (SEL) Sự kiện hỏng cổng đơn: SEGR (SEGB) 2.3.1.2 Tích lũy xuống cấp lâu dài Các tượng xuống cấp hiệu mạch điện tử gọi "lão hóa" HCE gây lỗi thường trú sau hoạt động lâu dài, khơng thể loại bỏ cách cấu hình lại 2.3.2 Những ảnh hưởng SEU nhớ cấu hình Thay đổi nội dung LUT: thay đổi chức tổ hợp Thay đổi cấu hình I/O: đảo hướng I/O Thay đổi ma trận kết nối: gây kết nối mở ngắn mạch Hình 2.6: Các ảnh hưởng SEU nhớ cấu hình Xilinx Virtex Bit không nhạy cảm: Bit nhạy cảm: Bit khơng ổn định: Bit ổn định: Hình 2.7: Rối loạn khơng liên tục Hình 2.8: Rối loạn liên tục 2.4 Các phƣơng án giảm thiểu lỗi cổ điển Sự quan tâm việc áp dụng kỹ thuật chịu lỗi ngày tăng 2.4.1 Mức kiến trúc Các phương pháp tiếp cận dựa dư thừa dự phòng 2.4.1.1 Dự phòng phần cứng Hai phương pháp tiếp cận chủ yếu DWC TMR Hình 2.9: Nhân đơi so sánh (DWC) Hình 2.10: Phát lỗi ECU dự án SAPECS Trong phương án TMR, để xác định lỗi dựa ba khối tài ngun khối xác định (hình 2.11) Hình 2.11: Dự phịng TMR Hình 2.12: Bộ xác định chính, bảng chân lý Trong phương án XTMR (hình 2.13), xác định nhân ba xác định thiểu số thêm vào Hình 2.13: Phương án Xilinx TMR—XTMR 2.4.1.2 Dự phòng thời gian Được sử dụng để phát SET logic tổ hợp, dự phịng phần cứng giúp xác định SEU logic Hình 2.14: Phương án dự phòng thời gian cho logic tổ hợp 2.4.1.3 Mã sửa lỗi - ECC ECC sử dụng để giảm thiểu SEU mạch tích hợp 2.4.2 Mức hệ thống Mơ hình ReCoNets chứa FPGA với xử lý bên FPGA Nếu FPGA bị ngắt kết nối số lỗi, nhiệm vụ tự động phân phối vào ba FPGA khác, hệ thống tiếp tục hoạt động Hình 2.15: Mơ hình ReCoNets Multi-FPGA 2.4.3 Chiến lược phục hồi bối cảnh 2.4.3.1 Giới thiệu bối cảnh Bối cảnh tập hợp thông tin cần thiết để xác định trạng thái mô-đun thời điểm định Tồn nhiều kỹ thuật phục hồi bối cảnh khác vào lúc để lưu trữ khôi phục lại bối cảnh 2.4.3.2 Checkpointing and Rollback [1] Trong trình thực nhiệm vụ, mô-đun thường xuyên kiểm tra gọi điểm kiểm soát (check-point) Sự phục hồi ngữ cảnh trường hợp gọi rollback Hình 2.16: Rollback checkpoint Hình 2.17: Rollback hệ thống song cơng Rollback thường sử dụng hệ thống song công mà khơng cần biết mơ-đun lỗi Hình 2.17 miêu tả kịch lỗi xảy hai điểm kiểm soát 2.4.3.3 Rollforward [1] Hệ thống có khả lập hóa lỗi, rollforward sử dụng Hình 2.18: Phương án Rollforward 2.5 Chiến lƣợc giảm SEU FPGA dựa SRAM Theo loại SEU khác nhớ cấu hình, chiến lược thích hợp chọn để đối phó với SEU cấu hình cụ thể 2.5.1 Readback Readback hoạt động đọc thơng tin cấu hình nhớ cấu hình 2.5.2 Tái cấu hình phần Cấu hình lại phần để làm mơ-đun có liên quan mà khơng làm gián đoạn phần cịn lại mạch Cấu hình sạch, Kỹ thuật làm sạch, Tái cấu hình dựa mơ-đun, Kỹ thuật lát gạch - Tiling Hình 2.19 mơ tả ngun lý tiling Hình 2.19: Nguyên lý lát gạch - Tiling Tiling kỹ thuật phổ biến để đối phó với cố thường trú 2.5.3 Kết hợp hướng tiếp cận Sự kết hợp vài phương pháp tiếp cận chịu lỗi khai thác 2.5.4 Tiêm lỗi Để đánh giá độ tin cậy hệ thống, cần thiết để đánh giá hiệu phương án giảm lỗi áp dụng hệ thống Điều liên quan đến thí nghiệm tiêm lỗi để ước lượng tham số lỗi 2.6 Tóm tắt kết luận Có hai cách để thực mạch chịu lỗi FPGA dựa SRAM, mơ tả sơ đồ hình 2.20 Hình 2.20: Quy trình thiết kế giảm SEU SET CHƢƠNG 3: CHỊU LỖI TRONG CHIP HỆ THỐNG ĐA NHÂN ĐỘNG (MPSoC) 3.1 Tóm tắt Chương trình bày hệ thống chip đa xử lý chịu lỗi (MPSoC) dựa tái cấu hình linh động tồn tảng 3.2 Giới thiệu Để đáp ứng thách thức ngày phức tạp, u cầu sức mạnh tính tốn tăng nhanh chóng Hiện có hai chiến lược để đối phó với vấn đề này: Tăng tần số hoạt động Sử dụng xử lý song song Trong chương giới thiệu khả chịu lỗi FT-DyMPSoC i) Đối phó với lỗi xảy vi xử lý ii) Tự động thay đổi chức xử lý để thích ứng với kiện ràng buộc khác bên 3.3 FT-DyMPSoC FT-DyMPSoC xây dựng cách sử dụng cấu hình lại phần linh động FPGA Xilinx Virtex Hình 3.1: Cấu trúc FT-DyMPSoC Hệ thống FT-DyMPSoC (hình 3.1) bao gồm vài số MicroBlaze (P1, P2, P3, vv), SDRAM DDR2, điều khiển ngắt (INT) nhớ Compact Flash Các xử lý giao tiếp với mạng lưới cách sử dụng liên kết chiều nhanh kiểu điểm – điểm (FSL) Trong FT-DyMPSoC, phương án phát lỗi thực hai cấp: cấp độ xử lý, cấp độ MPSoC Hình 3.2: Thuật tốn ma trận kết nối Thuật toán ma trận kết nối sử dụng trình đồng hóa cho phép phát lỗi FT-DyMPSoC 10 Hình 3.3: Giản đồ thời gian FT-DyMPSoC Tùy thuộc vào loại lỗi, kỹ thuật cấu hình lại khác lựa chọn: cấu hình lại phần cho lỗi tạm thời kỹ thuật “lát gạch” cho lỗi thường trú 3.4 Thay đổi quy trình thiết kế Luận văn giới thiệu sửa đổi quy trình thiết kế Sửa đổi địi hỏi phải định nghĩa thành phần Socket Wrapper 3.4.1 Thay đổi quy trình thiết kế Hình 3.7: Quy trình thiết kế cho hệ thống tự động cấu hình lại phức tạp 3.4.2 Socket Mục tiêu xây dựng Socket để giới thiệu diện thiết bị ngoại vi tồn hệ thống khác 3.4.3 Wrapper Tất giao diện kết nối mô-đun cấu hình lại khai báo wrapper nó, đó, wrapper PRM khác cho PRR phải giống Wrapper thực tế hộp đen viết ngôn ngữ HDL 3.5 Cải tiến FT-DyMPSoC Hệ thống FT-DyMPSoC sử dụng NoC thay liên kết điểm – điểm Hệ thống Re2DA sử dụng mạng dựa NoC gọi DRAFT 3.5.1 Hệ thống Re2DA FT-DyMPSoC sử dụng DRAFT kiến trúc truyền thông trung tâm vi xử lý hệ thống MPSoC 11 Hình 3.8: Cấu trúc nội Re2DA 3.5.2 Nền tảng nhiều FPGA Hình 3.9: Chịu lỗi multi-FPGA Hình 3.10: Chiến lược phục hồi Hệ thống (hình 3.9) bao gồm bốn FPGA kết nối với cách sử dụng hai mạng Ethernet Như hình 3.10 (a), bitstream FPGA nhớ nội có nhớ nội FPGA trước cấu trúc liên kết vịng Độ chịu lỗi trì hai cấp độ hệ thống: mức Intra-FPGA mức Inter-FPGA 3.6 Thực chi tiết Triển khai thực hệ thống FT-DyMPSoC Virtex-5 XC5VSXT50T Hình 3.11: Tổng quan hệ thống FPGA Editor với ứng dụng oto Hệ thống Re2DA: Trong phần thực này, có MicroBlazes DRAFT hoạt động 100 MHz, DDR2 hoạt động 200 MHz Nền tảng đa FPGA: Một tảng bao gồm ba Virtex-5 XC5VSXT50T sử dụng giao tiếp ethernet thực Mỗi FPGA có chứa hệ thống FT-DyMPSoC MicroBlazes 3.7 Kết luận Trong chương này, trình bày hệ thống đa xử lý linh động hoàn bối cảnh kiến trúc lại cấu hình tự động đối phó với lỗi kiến trúc cấu hình lại với chi phí thời gian thấp Một phiên FT-DyMPSoC sử dụng DRAFT - Re2DA trình bày chương Nền tảng đa FPGA cung cấp hiệu suất cao, giải pháp linh hoạt Chiến lược chịu lỗi đảm bảo hoạt động xác tồn tảng xảy lỗi Tất mơ hình hệ thống đề xuất tự động thích ứng với ràng buộc khả chịu lỗi khác nhau: tỷ lệ lỗi khác nhau, yêu cầu độ tin cậy, ứng dụng ràng buộc người sử dụng cách điều chỉnh khoảng thời gian gián chạy 12 CHƢƠNG 4: CÁC MƠ HÌNH PHÂN TÍCH 4.1 Tóm tắt Chương trình bày cách tiếp cận phân tích cho FT-DyMPSoC chống lại SEU Các mơ hình phân tích giới thiệu để đánh giá hiệu suất, độ tin cậy tính thương mại hệ thống MPSoC chịu lỗi Ngoài ra, vài so sánh với giải pháp chịu lỗi cổ điển để thấy lợi hệ thống 4.2 Giới thiệu Khi thiết kế hệ thống chịu lỗi, việc cân nhắc hiệu suất độ tin cậy trở thành yếu tố đáng kể Vì vậy, cần thiết mơ hình phân tích để đánh giá 4.3 Mơ hình phân tích 4.3.1 Các định nghĩa chung Định nghĩa khẳ sẵn sàng hệ thống, sức mạch tính tốn hệ thống, xác suất sửa chữa, xác suất lỗi, Những định nghĩa áp dụng cho hệ thống FTDyMPSoC cách sử dụng FPGA theo COTS 4.3.2 Mơ hình phân tích cho FT-DyMPSoC Áp dụng phương thức tính tốn phân tích cho FT-DyMPSoC 4.3.3 Mơ hình ứng dụng cho kỹ thuật làm Áp dụng phương thức tính tốn phân tích cho kỹ thuật làm 4.4 So sánh kiểm thử chi tiết 4.4.1 Thực Chỉ đưa vào lỗi xử lý linh động, lọc SDRAM DDR2 sử dụng để lưu trữ bối cảnh xử lý, cho khung đệm video để thúc đẩy trình cấu hình lại Bảng 4.1: Các kết thử nghiệm µP1 µP1 µP1 Bitstream Size 194 (KBytes) 177 (KBytes) 158 (KBytes) Occup Ratio 69% 76% 85% TReconf 99 ms 91 ms 80 ms 4.4.2 So sánh kết luận Trong hệ thống MPSoC chịu lỗi, đánh đổi luôn tồn hiệu suất độ tin cậy: đạt hiệu suất mong muốn kèm với mát độ tin cậy Mơ hình cho phép người thiết kế hệ thống để lựa chọn đặc tính hệ thống theo yêu cầu thiết kế trước 4.5 Mô mơ hình kiểm tra cho MPSoC chịu lỗi Phát triển xác thực hệ thống MPSoC với tính chịu lỗi phức tạp Tính phải lên kế hoạch sớm tốt quy trình thiết kế Hình 4.4 cho thấy mơ hình có chứa mơ-đun xử lý (µP), kết nối điểm-điểm xử lý dựa kênh FIFO, nhớ chia sẻ (SM) cơng cụ có khả chịu lỗi Hình 4.4: Mơ hình MPSoC chịu lỗi Công cụ chịu lỗi bao gồm hai khối: điều khiển ngắt điều khiển cấu hình lại Cơng cụ có ba chức nội tại: phát lỗi, sửa lỗi phục hồi bối cảnh sau loại bỏ lỗi Hình 4.5: Cơ chế chịu lỗi cho mơ hình đề xuất Mơ hình hoạt động chế chịu lỗi đưa hình 4.5 Hình 4.6: Thực mơ hình xử lý Mơ hình thực xử lý minh họa hình 4.6 Bộ điều khiển cấu hình lại kết nối với tất xử lý cấu hình lại vi xử lý bị lỗi 14 Việc vận hành vi xử lý bị lỗi phải dừng lại chờ đợi kiện tạo điều khiển cấu hình Điều minh họa hình hình 4.6 4.5.1 Thực thành phần mơ hình Tất thành phần mơ hình hóa SystemC 4.5.2 Phân tích Khái niệm xác thực phương pháp chịu lỗi thực cách mô tả lỗi mơ-đun xử lý sau kiểm tra, hệ thống phát sửa chữa lỗi hay không Loại lỗi thay đổi bên bitstream đại diện mơ hình xử lý liên quan Phân tích để nhận thấy khoảng thời gian ngắt thay đổi ảnh hưởng đến hiệu suất khả chỉnh sửa Cần phải có số đánh đổi việc lựa chọn điểm ngắt, để xác suất điều chỉnh hiệu suất khơng có ảnh hưởng tiêu cực Điều phụ thuộc vào ứng dụng quan trọng chạy MPSoC CHƢƠNG 5: KẾT LUẬN VÀ QUAN ĐIỂM 5.1 Kết luận Trong luận văn này, nghiên cứu giải pháp kỹ thuật cao khả chịu lỗi không nhắm mục tiêu lĩnh vực ô tô Tổng hợp giải pháp để thực MPSoC lỗi chịu hồn tồn linh động đối phó với lỗi tạm thời thường trú FPGA Một số phương án giảm lỗi giới thiệu thực hệ thống FT-DyMPSoC: thuật toán ma trận kết nối để phát lỗi, cấu hình lại phần kỹ thuật lát gạch để sửa lỗi, rollback kết hợp với checkpointing để phục hồi bối cảnh phần mềm hệ thống sau xảy lỗi Các phương án thay đổi quy trình thiết kế tiêu chuẩn để tạo điều kiện tốc độ xây dựng FT-DyMPSoC giới thiệu Khái niệm socket wrapper thêm vào để dễ dàng sửa đổi thiết kế thiết kế ban đầu Mơ hình phân tích giới thiệu để đánh giá cân nhắc lựa chọn chương trình chịu lỗi Sử dụng mơ hình này, đánh giá hệ thống FT-DyMPSoC so với kỹ thuật làm Việc giảm hiệu suất chút đạt thành cơng đáng kể độ tin cậy Mơ hình có áp dụng cho chương trình chịu lỗi cách thêm thơng số thích hợp để mơ hình hóa 5.2 Quan điểm Trong luận văn, phương án có tổng hợp giới thiệu Có nhiều sở để thực cơng trình tương lai nhằm tăng cường phương án tổng hợp Mô hình phân tích giới thiệu cung cấp phương pháp đánh giá nhanh chóng để kiểm tra xác minh cho phương án giảm lỗi Tuy nhiên, tính xác mơ hình cần phải tiếp tục xác minh cần phải có kết khác từ chiến dịch tiêm lỗi khác phương án giảm lỗi khác Một thiết kế FPGA với nguồn tài nguyên tự động cấu hình lại, với ma trận FPGA, thấy xử lý DSP, xử lý lõi cứng PowerPC ARM Trong ma trận thiết bị này, tất vấn đề luận văn nhanh chóng triển khai Hơn nữa, nhờ vào đa dạng thành phần, lỗi xuất mơ-đun giai đoạn phát triển mơ-đun hồn tồn tách rời 15 Nền tảng phần cứng phát triển nhanh chóng từ xử lý thành hệ thống đa xử lý để đáp ứng yêu cầu khách hàng Xu hướng bắt buộc chức cụ thể người dùng cuối phải tích hợp vào hệ thống phần mềm phần cứng Từ cho thấy chức phần mềm thêm vào tùy biến giúp thị trường phần mềm nhúng lĩnh vực ô tô, lĩnh vực khác tăng trưởng theo cấp số nhân Do đó, tảng phần mềm định phải phù hợp với tiêu chuẩn công nghiệp để giúp làm giảm bớt hội nhập tảng phần cứng Autosar tạo để phát triển chuẩn công nghiệp mở cho kiến trúc phần mềm ô tô Autosar cung cấp sở hạ tầng phần mềm phổ biến dựa giao thức tiêu chuẩn hóa cho tầng khác để đạt mục tiêu kỹ thuật mô đun khả mở rộng, chuyển giao, dùng lại chức năng, Trong Autosar, phát triển phần mềm liên kết với kiến trúc phần cứng (ECU) phép tái sử dụng tái lập chức xe tơ Do đó, có ràng buộc việc thiết kế hệ thống điện tử ô tô phải tuân thủ với tiêu chuẩn Autosar References Tiếng Anh 10 11 12 13 A Avizienis, J.C Laprie, B Randell, and C Landwehr (2004), "Basic Concepts and Taxonomy Of Dependable and Secure Computing", IEEE Transactions on Dependable and Secure Computing, 1(1): 11–33, ISSN 1545-5971 A Grama (2003), Introduction to Parallel Computing, Addison-Wesley A Kanamaru, H Kawai, Y Yamaguchi, and M Yasunaga (2009), "Tile-Based Fault Tol-erant Approach Using Partial Reconfiguration", In Proc Int Workshop on Reconfigurable Computing: Architectures, Tools and Applications, LNCS, volume 5453, pp 293–299 A Klimm, L Braun, and J Becker (2008), "An Adaptive and Scalable Multiprocessor System for Xilinx FPGAs Using Minimal Sized Processor Cores", In IEEE International Symposium on Parallel and Distributed Processing A Montone, V Rana, M.D Santambrogio, D Sciuto, and P di Milano (2008), "HARPE: A Harvard-based Processing Element Tailored for Partial Dynamic Reconfigurable Architectures", In IEEE International Symposium on Parallel and Distributed Processing A.A.M Bsoul, N Manjikian, and L Shang (2010), "Reliability-and Process VariationAware Placement for FPGAs", In Design, Automation and Test in Europe Actel Inc (2010), RTAX-S/SL and RTAX-DSP Radiation-Tolerant FPGAs AD Houghton (1997), The Engineer’s Error Coding Handbook, Chapman & Hall Altera Corporation (2002), Excalibur Devices Hardware Reference Manual, (V3.1) Altera Corporation (2005), Nios II Processor Reference Handbook Atmel (2007), Secured Architecture and Protocols for Enhanced Car Safety, (SAPECS) Austin Lesea (2009), Continuing Experiments of Atmospheric Neutron Effects on Deep Submicron Integrated Circuits, (WP286), Technical report, Xilinx Inc, URL www.xilinx.com/support/documentation/white_papers/wp286.pdf AUTOSAR GbR "AUTomotive Open System Architecture", URL http: //www autosar.org/ 16 14 B Dutton and C Stroud (2009), "Single Event Upset Detection and Correction in Virtex-4 and Virtex-5 FPGAs", In Int Conf on Computers and Their Applications, pp 57–62 15 C Amicucci, et al (2006), "SyCERS: A SystemC Design Exploration Framework for SoC Reconfigurable Architecture", In ERSA’06, pp 63–69 16 C Haubelt, D Koch, and J Teich (2004), "Basic OS Support for Distributed Reconfigurable Hardware", In Computer Systems: Third and Fourth International Workshops, SAMOS 2003 and SAMOS 2004 17 C Pilotto, J.R Azambuja, and F.L Kastensmidt (2008), "Synchronizing Triple Modular Redundant Designs in Dynamic Partial Reconfiguration Applications", In The 21st Annual Symposium on Integrated Circuits and System Design, pp 199–204 18 Carl Carmichael, Michael Caffrey, Anthony Salazar (2000), Correcting Single-Event Upsets Through Virtex Partial Configuration, Xilinx(XAPP216 v1.0), Los Alamos National Laboratories, http: //www.xilinx.com/support/documentation/ application_notes/xapp216.pdf 19 D Gohringer, M Hubner, T Perschke, and J Becker (2008), "New Dimensions for Multi-processor Architectures: On Demand Heterogeneity, Infrastructure and Performance Through Reconfigurability-The RAMPSoC Approach", In International Conference on Field Programmable Logic and Applications, pp 495–498 20 Dhiraj K Pradhan and Nitin H Vaidya (1997), "Brief Contributions: Roll-Forward and Rollback Recovery: Performance-Reliability Trade-Off", IEEE Transactions on Computer, 46(3), pp 372–378 21 E Salminen, A Kulmala, and T D Hamalainen (2008), Survey of network-on-chip proposals, OCP-IP White Paper, http: //www.ocpip.org/whitepapers.php 22 Exida (2006), "IEC 61508 Overview Report", Technical report, URL http: //www.iec.ch/cgi-bin/procgi.pl/www/iecwww.p?wwwlang=e&wwwprog=seabox 1.p&progdb=db1&seabox1=61508 23 F Abate et al (2009), "New Techniques for Improving the Performance of the Lockstep Ar-chitecture for SEEs Mitigation in FPGA Embedded Processors", IEEE Transactions on Nuclear Science, 56(4): 1992–2000 24 F Lima, L Carro, and R Reis (2003), "Designing Fault Tolerant Systems into SRAMbased FPGAs", In Design Automation Conference, pp 650–655 ACM New York, NY, USA 25 G, Beltrame, et al (2008), "High-Level Modeling and Exploration of Reconfigurable MP-SoCs" In AHS-2008, pp 330–337 26 G.E Moore (1975), "Progress in Digital Integrated Electronics", In Digest of the 1975 International Electron Devices Meeting, pp 11–13, New York Bibliography 115 27 H Castro, A.A Coelho, and R.J Silveira (2008), "Fault-Tolerance in FPGA’s through CRC Voting", In The 21st Annual Symposium on Integrated Circuits and System Design, pp 188–192 ACM New York, NY, USA 28 H Guzmán-Miranda, M.A Aguirre, and J Tombs (2009), "Noninvasive Fault Classification, Robustness and Recovery Time Measurement in Microprocessor-Type 17 29 30 31 32 33 34 35 36 37 38 39 40 41 42 Architectures Subjected to Radiation-Induced Errors", IEEE Transactions on Instrumentation and Measurement, 58(5) H Zheng, L Fan, and S Yue (2008), "FITVS: A FPGA-Based Emulation Tool For High-Efficiency Hardness Evaluation", In IEEE International Symposium on Parallel and Distributed Processing with Applications, pp 525–531 IEEE Computer Society H.C Hsieh, W Carter, J Ja, E Cheung, S Schreifels, C Erickson, P Freidin, L Tinkey, and R Kanazawa (1990), "Third-generation Architecture Boosts Speed and Density of Field-Programmable Gate Arrays", In IEEE Custom Integrated Circuits Conference, pp 31.2.1–31.2.7 H-M Pham, S Pillement, and D Demigny (2009), "A Fault-Tolerant Layer For Dynamically Reconfigurable Multi-Processor System-on-Chip", In International Conference on ReConFigurable Computing and FPGAs, pp 284–289, Cancun, Mexico IBM Instruction Set Simulator User’s Guide, (v1.3) J.C Laprie, J Arlat, J.P Blanquart, A Costes, Y Crouzet, Y Deswarte, J.C Fabre, H Guillermain, M Kaâniche, K Kanoun, et al (1995), Guide de la sûreté de fonctionnement, Cépaduès, ISBN 2854283414 K Kyriakoulakos and D Pnevmatikatos (2009), "A Novel SRAM-Based FPGA Architecture for Efficient TMR-Processor Fault Tolerance Support", In International Conference on Field Programmable Logic and Applications LightWeight IP, LightWeight IP, http: //savannah.nongnu.org/projects/lwip Ludovic Devaux, Sana Ben Sassi, Sebastien Pillement, Daniel Chillet, and Didier Demigny (2010), "Flexible Interconnection Network for Dynamically and Partially Recon-figurable Architectures", International Journal of Reconfigurable Computing, 2010 (390545): 10.1155/2010/390545 M Lanuzza, P Zicari, F Frustaci, S Perri, and P Corsonello (2009), "An Efficient and Low-Cost Design Methodology to Improve SRAM-Based FPGA Robustness in Space and Avionics Applications" In Proc Int Workshop on Reconfigurable Computing: Architectures, Tools and Applications, LNCS, volume 5453, pp 74–84 M Monchiero, et al (2008), "A Modular Approach to Model Heterogeneous MPSoC at Cycle Level", In DSD’08, pp 158–164 M Nicolaidis (1999), "Time Redundancy Based Soft-Error Tolerance to Rescue Nanometer Technologies", In IEEE VLSI Test Symposium IEEE Computer Society Washington, DC, USA NASA Radiation Effects on Digital Systems, URL http://radhome.gsfc.nasa.gov/ top.htm P Tanguy, F Nouvel, and P Maziéro (2009), "Power Line Communication Standards for in-Vehicle Networks", In Proceedings of the International Conference on ITS Telecom-munication RC Baumann (2005), "Single-Event Effects in Advanced CMOS Technology", In IEEE Nuclear and Space Radiation Effects 18 43 S Mahapatra, R Rao, B Cheng, M Khare, C.D Parikh, JCS Woo, and J Vasi (2001), "Performance and Hot-Carrier Reliability of 100 nm Channel Length Jet Vapor Deposited Si3N4 MNSFETs", IEEE Transactions on Electron Devices, 48(4): 679–84 44 S Srinivasan, P Mangalagiri, Y Xie, N Vijaykrishnan, and K Sarpatwari (2006), "FLAW: FPGA Lifetime Awareness", In The 43rd Annual Design Automation Conference, pp 635 ACM 45 S Tanoue, T Ishida, Y Ichinomiya, M Amagasaki, M Kuga, and T Sueyoshi (2009), "A Novel States Recovery Technique for the TMR Softcore Processors", In Proc Int Conf on Field Programmable Logic and Applications, pp 543–546 46 S Trimberger (1995), "Effects of FPGA Architecture on FPGA Routing", In The 32nd annual ACM/IEEE Design Automation Conference, pp 574–578 47 S Xu, et al (2008), "A Multi-MicroBlaze Based SoC System: From SystemC Modeling to FPGA Prototyping", In RSP’08, pp 121–127 48 S Young (2002), Maximizing Silicon ROI: The Cost of Failure and Success, Nassda White Paper WP020522-1A 49 S.Y Yu and E.J McCluskey (2001), "Permanent Fault Repair For FPGAs With Limited Redundant Area", In IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, pp 125–133 50 T Bjerregaard and S Mahadevan (2006), A survey of research and practices of networkon-chip, ACM Computing Surveys (CSUR), 38: 1–51 51 TRW Automotive, http: //ir.trw.com/ 52 University of Erlangen-Nuremberg, Project ReCoNets, URL http: //www.reconets.de/ 53 W.W Peterson and E.J Weldon (1972), Error-Correcting Codes 54 Wei-Je Huang and Edward J McCluskey (2001), "Column-Based Precompiled Configuration Techniques for FPGA Fault Tolerance", In Proc Annu Int IEEE Symp Field-Programmable Custom Computing Machines, pp 137–146 55 Xilinx, Inc (2009), Virtex-5 FPGA Configuration User Guide UG191 (v3.6), URL: www.xilinx.com/support/documentation/user_guides/ug191.pdf 56 Xilinx, Inc (2004), PowerPC 405 Processor Block Reference Guide, URL www.xilinx.com/support/documentation/user_guides/ug018.pdf 57 Xilinx, Inc (2009), MicroBlaze Processor Reference Guide UG081 (v10.3), URL http: //www.xilinx.com/support/documentation/sw_manuals/mb_ref_guide.pdf 58 Xilinx, Inc (2010), PicoBlaze 8-bit Embedded Microcontroller User Guide, UG129 (v2.0) 59 Xilinx, Inc (2002), Two Flows for Partial Reconfiguration: Module Based or Small Bit Manipulations, (XAPP290) 60 Xilinx, Inc (2008), Early Access Partial Reconfiguration User Guide, UG208 61 Xilinx, Inc (2009), Virtex-4 FPGA Configuration User Guide, UG071 (v1.11) 62 Xilinx, Inc (2010), Virtex-6 FPGA Configuration User Guide, UG360 (v3.1) 63 Xilinx, Inc (2009), Embedded System Tools Reference Guide, UG111 64 Xilinx, Inc http: //www.xilinx.com/ 19 65 Xilinx, Inc (2009), Xilinx PlanAhead User Guide, (UG632 v11.4), URL http: //www.xilinx.com/support/documentation/sw_manuals/xilinx11/cgd.pdf 66 Xilinx, Inc (2010), Radiation-Hardened, Space-Grade Virtex-5QV Family Overview, DS192 (v1.1) 67 Xilinx, Inc (2007), PPC405 Lockstep System on ML310, (XAPP564 v1.0.2), URL: http://www.xilinx.com/support/documentation/application_notes/xapp564.pdf 68 Xilinx, Inc (2005), Virtex FPGA Series Configuration and Readback, XAPP138 (v2.8) 69 Xilinx, Inc (2009), SEU Strategies for Virtex-5 Devices, (XAPP864), URL http: //www.xilinx.com/support/documentation/application_notes/xapp864.pdf 70 Xilinx, Inc JBits 3.0 SDK, URL www.xilinx.com/labs/projects/jbits/ 71 Xilinx, Inc (2008), Single-Event Upset Mitigation Selection Guide, (XAPP987 v1.0), URL http://www.xilinx.com/support/documentation/application_notes/xapp 987 pdf 72 Xilinx, Inc (2010), Multi-Port Memory Controller, (MPMC), (DS643 v6.00.a) 73 Xilinx, Inc (2007), Fast Simplex Link (FSL) Bus, (DS449), URL http: //www.xilinx.com/support/documentation/ip_documentation/fsl_v20.pdf 74 Xilinx, Inc (2009), Constraints Guide (UG625 v11.4), URL http: //www.xilinx.com/support/documentation/sw_manuals/xilinx11/cgd.pdf 75 Xilinx, Inc (2010), LogiCORE IP XPS Timer/Counter (DS573 v1.02a) 76 Xilinx, Inc (2009), Device Reliability Report (UG116) 77 Y Ichinomiya, S Tanoue, M Amagasaki, M Iida, M Kuga, and T Sueyoshi (2010), "Improving the Robustness of a Softcore Processor against SEUs by Using TMR and Partial Reconfiguration", In IEEE Annual International Symposium on FieldProgrammable Custom Computing Machines, pp 47–54 78 http://www.insa-rennes.fr/ietr-cifaer 20 ... Readback Readback hoạt động đọc thông tin cấu hình nhớ cấu hình 2.5.2 Tái cấu hình phần Cấu hình lại phần để làm mơ-đun có liên quan mà khơng làm gián đoạn phần cịn lại mạch Cấu hình sạch, Kỹ thuật... luận văn này, dịch vụ có khả chịu lỗi hệ thống ô tô sử dụng mơ hình cấu hình lại phần linh động giới thiệu Việc sử dụng máy tính có khả cấu hình lại linh động có hai mục tiêu: Giảm số lượng ECU,... triển nhúng (EDK), mơi trường phần mềm tích hợp (ISE) PlanAhead, hình 2.3 Hình 2.3: Quy trình thiết kế tiêu chuẩn cho hệ thống tái cấu hình linh động 2.3 Khả chịu lỗi kiến trúc tái cấu hình Các
