Đang tải... (xem toàn văn)
Tối ưu hoá và đánh giá hiệu năng của tổ chức cache trong hệ thống vi xử lý thế hệ sau ( Luận án tiến sĩ)Tối ưu hoá và đánh giá hiệu năng của tổ chức cache trong hệ thống vi xử lý thế hệ sau ( Luận án tiến sĩ)Tối ưu hoá và đánh giá hiệu năng của tổ chức cache trong hệ thống vi xử lý thế hệ sau ( Luận án tiến sĩ)Tối ưu hoá và đánh giá hiệu năng của tổ chức cache trong hệ thống vi xử lý thế hệ sau ( Luận án tiến sĩ)Tối ưu hoá và đánh giá hiệu năng của tổ chức cache trong hệ thống vi xử lý thế hệ sau ( Luận án tiến sĩ)Tối ưu hoá và đánh giá hiệu năng của tổ chức cache trong hệ thống vi xử lý thế hệ sau ( Luận án tiến sĩ)
BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI HỒ VĂN PHI TỐI ƯU HÓA VÀ ĐÁNH GIÁ HIỆU NĂNG CỦA TỔ CHỨC CACHE TRONG HỆ THỐNG VI XỬ LÝ THẾ HỆ SAU LUẬN ÁN TIẾN SĨ KỸ THUẬT VIỄN THÔNG Hà Nội - 2014 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI HỒ VĂN PHI TỐI ƯU HÓA VÀ ĐÁNH GIÁ HIỆU NĂNG CỦA TỔ CHỨC CACHE TRONG HỆ THỐNG VI XỬ LÝ THẾ HỆ SAU Chuyên ngành: Kỹ thuật Viễn thông Mã số: 62520208 LUẬN ÁN TIẾN SĨ KỸ THUẬT VIỄN THÔNG NGƯỜI HƯỚNG DẪN KHOA HỌC: TS HỒ KHÁNH LÂM TS NGUYỄN VIẾT NGUYÊN Hà Nội - 2014 LỜI CAM ĐOAN Tôi xin cam đoan cơng trình riêng tơi Tất ấn phẩm công bố chung với cán hướng dẫn khoa học đồng nghiệp đồng ý tác giả trước đưa vào Luận án Các kết Luận án trung thực, chưa công bố công trình Tác giả Luận án Hồ Văn Phi LỜI CẢM ƠN Đầu tiên, xin bày tỏ lời cảm ơn chân thành kính trọng đến Thầy giáo TS Hồ Khánh Lâm TS Nguyễn Viết Nguyên, Thầy nhận làm nghiên cứu sinh hướng dẫn tơi nhiệt tình suốt thời gian học tập, nghiên cứu thực Luận án Các Thầy tận tình bảo giúp đỡ lĩnh vực khoa học sống Tôi vô biết ơn kiên trì Thầy, Thầy dành nhiều thời gian để đọc cẩn thận góp nhiều ý kiến quý báu cho thảo Luận án Những kiến thức mà nhận từ Thầy không Luận án mà hết cách nhìn nhận, đánh phương thức giải vấn đề cách tồn diện khoa học Tơi xin trân trọng cảm ơn Lãnh đạo Trường Đại Học Bách khoa Hà Nội, Viện Sau Đại học, Viện Điện tử - Viễn thông Bộ môn Điện tử & Kỹ thuật máy tính tạo điều kiện thuận lợi cho học tập làm nghiên cứu sinh, quan tâm động viên tơi suốt q trình học tập nghiên cứu Tôi xin chân thành cảm ơn giúp đỡ tận tình GS, PGS, TS, Thầy, Cô giáo Bộ môn Điện Tử & Kỹ thuật máy tính, Viện Điện tử - Viễn thơng, Nhà khoa học Trường Đại học Bách khoa Hà Nội Tôi xin trân trọng cảm ơn Lãnh đạo Trường Đại học Quy Nhơn Khoa Kỹ thuật & Công nghệ - Trường Đại học Quy Nhơn, bạn bè đồng nghiệp ủng hộ tạo điều kiện thuận lợi giúp đỡ suốt thời gian học tập, nghiên cứu hoàn thành Luận án Cuối cùng, muốn dành lời cảm ơn đến người thân yêu Bản Luận án q q giá tơi xin kính tặng cho cha mẹ, vợ thân yêu Hà Nội, tháng 06 năm 2014 Tác giả Luận án Hồ Văn Phi MỤC LỤC DANH MỤC CÁC KÝ HIỆU VÀ CHỮ VIẾT TẮT DANH MỤC CÁC BẢNG DANH MỤC CÁC HÌNH, ẢNH VÀ ĐỒ THỊ MỞ ĐẦU 1 Tính cấp thiết luận án Mục đích nghiên cứu luận án Đối tượng phạm vi nghiên cứu luận án 4 Phương pháp nghiên cứu luận án Ý nghĩa khoa học thực tiễn luận án Cấu trúc luận án Chương TỔNG QUAN VỀ KIẾN TRÚC CHIP ĐA XỬ LÝ, ĐA LUỒNG 1.1 Giới thiệu 1.2 Kiến trúc chip đa xử lý, đa luồng 1.2.1 Kiến trúc chung chip đa xử lý, đa luồng 1.2.2 Kiến trúc chip đa xử lý, đa luồng đồng thời 11 1.2.3 Mạng liên kết chip 12 1.2.4 Phân cấp hệ thống nhớ .16 1.3 Kết luận chương 18 Chương NGHIÊN CỨU TỔ CHỨC CACHE, CHÍNH SÁCH THAY THẾ CACHE TRONG KIẾN TRÚC CHIP ĐA XỬ LÝ, ĐA LUỒNG 19 2.1 Tổ chức cache kiến trúc chip đa xử lý, đa luồng 19 2.1.1 Cache nguyên tắc làm việc cache 19 2.1.1.1 Vị trí tạm thời 20 2.1.1.2 Vị trí khơng gian 20 2.1.1.3 Vị trí 20 2.1.2 Các thành phần cache 20 2.1.3 Các tổ chức cache 21 2.1.3.1 Cache liên kết đầy đủ 22 2.1.3.2 Cache xếp trực tiếp 24 2.1.3.3 Cache liên kết tập hợp 26 2.2 Các đặc tính hiệu cache 28 2.2.1 Các tỷ số trúng cache trượt cache 29 2.2.1.1 Trúng cache 29 2.2.1.2 Trượt cache 29 2.2.1.3 Tỷ số trúng cache, trượt cache trượt penalty 29 2.2.1.4 Bus nhớ, kích thước từ nhớ, kích thước khối trượt penalty .31 2.2.1.5 Trượt cache cục toàn cục 31 2.2.1.7 Ảnh hưởng tổ chức cache đến trượt penalty 33 2.2.1.8 Kích thước khối cache tỷ số trượt 34 2.2.1.9 Các loại trượt cache 35 2.2.1.10 Tổ chức cache ảnh hưởng đến tốc độ CPU 36 2.2.2 Các giải pháp tăng hiệu cache 38 2.3 Các sách thay dòng cache 38 2.3.1 Chính sách thay cache LRU 39 2.3.2 Chính sách thay cache LFU 39 2.3.3 Chính sách thay cm lõi L3 cache riêng cho cụm 86 Hình 4.2: Mơ hình MCPFQN tổng qt kiến trúc cụm lõi cho hình 4.1 87 Hình 4.3: Mơ hình MCPFQN rút gọn kiến trúc cụm lõi 88 Hình 4.4: Mơ hình MCFPQN 2-cụm lõi, cụm 4-lõi, đa luồng 90 Hình 4.5: Biểu diễn giá trị trung bình Thời gian chờ đợi nút hệ thống có 2-cụm, L3 cache riêng cho cụm L3 cache chung cho 8-lõi, lõi xử lý 8-luồng 91 Hình 4.6: Biểu diễn giá trị trung bình Thời gian đáp ứng nút hệ thống có 2-cụm, L3 cache riêng cho cụm L3 cache chung cho 8-lõi, lõi xử lý 8-luồng 92 Hình 4.7: Biểu diễn giá trị trung bình Mức độ sử dụng nút hệ thống có 2-cụm, L3 cache riêng cho cụm L3 cache chung cho 8-lõi, lõi xử lý 8-luồng 92 Hình 4.8: Biểu diễn giá trị trung bình Thơng lượng nút hệ thống có 2-cụm, L3 cache riêng cho cụm L3 cache chung cho 8-lõi, lõi xử lý 8-luồng 93 Hình 4.9: Chip đa lõi với tổ chức cache cấp: L1I, L1D, L2 riêng lẻ cho lõi L3 cache chia sẻ cho tất lõi 96 Hình 4.10: Trễ truyền thơng trung bình mạng liên kết Ring, 2DMesh, 2DTorus, 3DMesh, 3DTorus, cho trường hợp số lõi chip n = 8, 16, 32, 64, 128 101 Hình 4.11: Mức tăng tốc xử lý mạng liên kết Ring, 2DMesh, 2DTorus, 3DMesh, 3DTorus, cho trường hợp số lõi chip n = 8, 16, 32, 64, 128 104 MỞ ĐẦU Tính cấp thiết luận án Những tiến công nghệ bán dẫn thúc đẩy phát triển việc thiết kế hệ thống chip Những trước sản xuất toàn bảng mạch, chế tạo chip Việc tích hợp xử lý thiết bị ngoại vi vào chip ngày trở nên phổ biến hệ thống nhúng, máy tính xách tay, máy tính để bàn, máy tính quy mơ lớn điện thoại di động… đáp ứng nhu cầu ứng dụng người tiêu dùng, kinh doanh nghiên cứu Sự tiến phần lớn thúc đẩy định luật Moore, định luật Moore nói rằng: “Số lượng transistor tích hợp inch vuông chip tăng gấp đôi sau 18 tháng” [1, 16, 21, 37] Hình 1: Biểu diễn gia tăng số lượng transistor chip theo định luật Moore từ năm 1970 - 2015 [16] Sự gia tăng số lượng transistor chip hình cho phép đổi nhanh chóng cơng nghệ kiến trúc chip đa xử lý: từ đơn lõi cache nhớ bên đến đa lõi xử lý với đa cấp cache bên chip; từ chạy với đồng hồ vài chục MHz đến GHz [37] Cho đến nay, nhà sản xuất sản xuất thương mại chip đa xử lý cho dòng máy tính cá nhân thơng dụng với số lõi 2, 4, 6, 8-lõi Các kiến trúc đa lõi thường sử dụng cấp cache với L1 cache riêng cho lõi L2 cache chia sẻ cho 2-lõi, hay tất lõi như: xử lý UltraSPARCT2 8-lõi, UltraSPARCT3 16-lõi, Rock 16-lõi Sun; Opteron 2-lõi AMD [16, 29, 36, 58]; Core duo 2-lõi, Core quad 4-lõi Intel [2, 8, 27, 59, 60]; Power5 2-lõi IBM [16, 17] Cũng có số chip đa xử lý có cấp cache với L1 cache riêng cho lõi, L2 cache riêng cho lõi chia sẻ cho hay 4-lõi L3 cache chia sẻ cho tất lõi như: xử lý Dunnington 6-lõi, Nehalem Core i5 4-lõi, Core i7 6-lõi Intel, Opteron 4-lõi, Opteron 6-lõi, Opteron 8-lõi AMD, Power7 8-lõi IBM [1, 18, 29, 36, 64, 72]… Tuy nhiên, có số chip sử dụng cấp cache với L2 cache riêng cho lõi như: xử lý Power6 2-lõi IBM, Tile64 64-lõi Tilera, Tera-Scale 80-lõi Intel [1, 11, 29, 66] Hầu hết, kiến trúc chip đa xử lý sử dụng mạng liên kết chip theo cấu hình: Bus chia sẻ, Ring, Crossbar-switched 2DMesh [1, 11, 28, 29] Các cấu hình liên kết phù hợp cho chip đa lõi có quy mơ nhỏ, có độ trễ truyền thông cao, khả mở rộng thấp Do đó, số lượng lõi chip tăng gây trễ truyền thông lớn, mức tăng tốc giảm gây nghẽn nút cổ chai làm suy giảm hiệu khả mở rộng chip đa xử lý Đây thách thức lớn cho nhà nghiên cứu sản xuất chip đa lõi [28] Một vấn đề đặt cho nhà nghiên cứu sản xuất chip đa xử lý, đa luồng là: với chip đa xử lý cần giới hạn lõi chip; chọn cấp cache; cấu trúc tổ chức cache nào; dung lượng cache kích thước dòng cache bao nhiêu; đồng thời mạng liên kết chip có cấu để đạt hiệu tối ưu xử lý? Tại Việt Nam vấn đề nghiên cứu sản xuất chip đa xử lý bắt đầu quan tâm ưu tiên hàng đầu lĩnh vực khoa học công nghệ bước đầu sơ khai Theo [74], ngày 16 tháng 01 năm 2008 khu công nghiệp phần mềm, Đại học Quốc gia Thành phố Hồ Chí Minh tổ chức lễ mắt “Trung tâm nghiên cứu đào tạo thiết kế vi mạch (ICDREC)”, công bố sản phẩm SigmaK3 bit - chip đa xử lý mang thương hiệu Made in Việt Nam Thành công sản phẩm chip đa xử lý 8-bit RISC SigmaK3 góp phần khẳng định Việt Nam có đủ khả tạo chip đa xử lý tham gia vào thị trường giới Sau hai năm tập trung nghiên cứu, ngày 27/10/2010, Trung tâm ICDREC công bố sản xuất thành công chip đa xử lý 32-bit VN1632 với cơng nghệ IBM 0,13µm Việt Nam Đây coi bước tiến ngành công nghệ vi mạch Việt Nam Đặc biệt, vào ngày 09/11/2013, trung tâm ICDREC thành phố Hồ Chí Minh Công ty RADRIX Nhật Bản ký kết Bản ghi nhớ hợp tác (MOU) việc phối hợp thiết kế sản xuất chip Theo MOU, hai bên hợp tác để thực dự án thiết kế LSI mẫu hướng đến chip MPW công nghệ 65nm Sự kiện mở hướng cho ngành công nghệ chế tạo chip Việt Nam Tuy nhiên, điều tạo nên thách thức cho nhà nghiên cứu nước trung tâm ICDREC Hơn nữa, năm gần cơng nghệ vi mạch tích hợp chun dụng (ASIC) [65]: PLD FPGA nước phát triển nước ta quan tâm nghiên cứu ứng dụng đưa vào đào tạo Những công nghệ cho phép thiết kế chip đa xử lý, vi điều khiển, hệ thống chip (SoC), hệ thống nhúng, mạng liên kết chip (OCIN) cách dễ dàng tốn kém, phù hợp với ứng dụng người dùng Cùng với ngơn ngữ mơ vi mạch tích hợp tốc độ cao (VHDL) Verilog, công nghệ ASIC trở thành xu hướng phát triển thiết kế chip đa xử lý Việt Nam Có thể thấy rằng, việc nghiên cứu chế tạo chip đa xử lý, đa luồng vấn đề thu hút quan tâm đặc biệt lớn giới Việt Nam Đây vấn đề thời cấp thiết nhằm giải toán hiệu chip đa xử lý, đa luồng Định hướng nghiên cứu tối ưu hóa tổ chức cache nhằm nâng cao hiệu chip đa xử lý, đa luồng định hướng đắn có ý nghĩa khoa học thực tiễn Đây sở để tác giả lựa chọn nội dung nghiên cứu Luận án Đề tài luận án: “Tối ưu hoá đánh giá hiệu tổ chức cache hệ thống vi xử lý hệ sau” ...BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI HỒ VĂN PHI TỐI ƯU HÓA VÀ ĐÁNH GIÁ HIỆU NĂNG CỦA TỔ CHỨC CACHE TRONG HỆ THỐNG VI XỬ LÝ THẾ HỆ SAU Chuyên ngành: Kỹ thuật Vi n thông... chọn nội dung nghiên cứu Luận án Đề tài luận án: Tối ưu hoá đánh giá hiệu tổ chức cache hệ thống vi xử lý hệ sau Luận án đầy đủ file: Luận án Full ... CỨU TỔ CHỨC CACHE, CHÍNH SÁCH THAY THẾ CACHE TRONG KIẾN TRÚC CHIP ĐA XỬ LÝ, ĐA LUỒNG 19 2.1 Tổ chức cache kiến trúc chip đa xử lý, đa luồng 19 2.1.1 Cache nguyên tắc làm vi c cache