NGUYỄN MINH DŨNG BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - NGUYỄN MINH DŨNG KỸ THUẬT ĐIỆN TỬ NGHIÊN CỨU VÀ THIẾT KẾ MẠCH TỰ KIỂM TRA VÀ PHÂN TÍCH LỖI BỘ NHỚ NHÚNG VỚI GIẢI THUẬT KHẢ TRÌNH LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT ĐIỆN TỬ 2012B Hà Nội – Năm 2014 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI NGUYỄN MINH DŨNG NGHIÊN CỨU VÀ THIẾT KẾ MẠCH TỰ KIỂM TRA VÀ PHÂN TÍCH LỖI BỘ NHỚ NHÚNG VỚI GIẢI THUẬT KHẢ TRÌNH CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT ĐIỆN TỬ NGƯỜI HƯỚNG DẪN KHOA HỌC: PGS.TS PHẠM NGỌC NAM Hà Nội – Năm 2014 MỤC LỤC MỤC LỤC I LỜI CAM ĐOAN IV DANH MỤC CÁC HÌNH VẼ V DANH MỤC CÁC BẢNG BIỂU VIII DANH MỤC CÁC TỪ VIẾT TẮT XI PHẦN MỞ ĐẦU Chương Tổng quan kiểm tra nhớ, mô hình lỗi mạch logic tự kiểm tra nhớ .3 1.1 Giới thiệu 1.2 Mô hình lỗi nhớ 1.2.1 Các lỗi ô nhớ Memory Cell .10 1.2.2 Các lỗi giải mã địa (AFs) .11 1.2.3 Các lỗi Dynamic 12 1.3 Các thuật toán kiểm tra 13 1.3.1 Các thuật toán truyền thống .13 1.3.2 Các thuật toán March 14 1.4 Các kỹ thuật kiểm tra nhớ 23 1.4.1 Kiểm tra chức 23 1.4.2 Kỹ thuật quét đường biên Boundary Scan 23 1.4.3 Kỹ thuật ghép cách li Multiplexor Isolation 25 1.4.4 Mạch logic tự kiểm tra Build-in self-test 26 1.5 Kết luận 30 I Chương Triển khai thiết kế 32 2.1 Tổng quan hệ thống 32 2.1.1 Giới thiệu 32 2.1.2 Sơ đồ khối tổng quát 32 2.2 Thiết kế mạch BISD .34 2.2.1 Tín hiệu vào 36 2.2.2 Khối tạo thị lệnh Test Instruction Generator .37 2.2.3 Khối tạo tín hiệu điều khiển vật lý Physical Signal Generator 46 2.2.4 Khối tạo liệu Data Background Top .53 2.2.5 Khối so sánh Comparator 62 2.2.6 Khối điều khiển hoạt động mạch FSM BISD 64 2.3 Thiết kế khối Tap Controller 68 2.3.1 Sơ đồ khối 68 2.3.2 Tín hiệu vào 69 2.3.3 Mô tả hoạt động 70 2.4 Thiết kế khối RAM BISD Interface .77 2.4.1 Sơ đồ khối 77 2.4.2 Tín hiệu vào 78 2.4.3 Mô tả hoạt động khối 79 Chương Phần mềm mô hình hóa hoạt động mạch BISD mô hình lỗi nhớ SRAM 84 3.1 Giới thiệu phần mềm 84 3.2 Các khối mô hình hóa 84 II 3.2.1 Các file liệu 85 3.2.2 Mô hình lỗi 90 3.2.3 Các mô đun 90 3.2.4 Các File kết 95 Chương Kết mô phỏng, tổng hợp mạch BISD hướng phát triển .97 4.1 Kết mô 97 4.1.1 Kết mô mạch BISD QuestaSim 99 4.1.2 Kết mô phần mềm mô hình hóa 99 4.1.3 Đối chiếu kết .99 4.1.4 Code coverage 101 4.2 Kết tổng hợp 105 4.3 Kết luận 107 4.4 Hướng phát triển 108 KẾT LUẬN .110 TÀI LIỆU THAM KHẢO 112 PHỤ LỤC 114 III LỜI CAM ĐOAN Trước hết, xin gửi lời cảm ơn chân thành tới tập thể thầy cô Viện Điện tử viễn thông, trường Đại học Bách Khoa Hà Nội tạo môi trường tốt để học tập nghiên cứu Tôi xin cảm ơn thầy cô Viện Đào tạo sau đại học quan tâm đến khóa học này, tạo điều kiện cho học viên có điều kiện thuận lợi để học tập nghiên cứu Và đặc biệt xin gửi lời cảm ơn sâu sắc đến thầy giáo PGS.TS PHẠM NGỌC NAM, tận tình hướng dẫn sửa chữa cho nội dung luận văn Tôi xin cam đoan nội dung luận văn hoàn toàn tìm hiểu, nghiên cứu viết Tất thực cẩn thận, có góp ý sửa chữa giáo viên hướng dẫn Tôi xin chịu trách nhiệm với tất nội dung luận văn Tác giả Nguyễn Minh Dũng IV DANH MỤC CÁC HÌNH VẼ Hình 1-1 Kiến trúc chung SoC dựa khối nhúng .4 Hình 1-2 Dự báo diện tích nhớ nhúng chip SoC Hình 1-3 Mô hình chức nhớ SRAM Hình 1-4 Mô hình chức rút gọn nhớ SRAM Hình 1-5 Mô hình lỗi Hình 1-6 So sánh độ phức tạp tính toán thời gian kiểm tra 15 Hình 1-7 Khả phát lỗi số thuật toán 19 Hình 1-8 Đánh giá thời gian kiểm tra thuật toán March Cocktail 22 Hình 1-9 Memory boundary scan 24 Hình 1-10 Multiplexor Isolation 25 Hình 1-11 Kiến trúc mạch Build-in self-test .26 Hình 1-12 Kiến trúc mạch BISD .27 Hình 1-13 Thanh ghi EOP 28 Hình 1-14 Từ điển cấu trúc thông tin lỗi với thuật toán March-17N 28 Hình 1-15 Sơ đồ khối mạch BISD .29 Hình 1-16 Sơ đồ khối mạch BISR sử dụng Fuse Macro 30 Hình 2-1 Thiết kế chip SoC hỗ trợ mạch BISD .33 Hình 2-2 Sơ đồ khối mạch BISD .34 Hình 2-3 Sơ đồ khối TIG 37 Hình 2-4 Sơ đồ khối SAG 39 Hình 2-5 Giản đồ thời gian khối SAG .40 Hình 2-6 Khối SA Step Counter 41 V Hình 2-7 Sơ đồ khối SAG ROM .42 Hình 2-8 Sơ đồ khối PAG 43 Hình 2-9 Giản đồ thời gian khối PAG .44 Hình 2-10 Cấu trúc ghi shift_data .44 Hình 2-11 Cấu trúc FIFO 45 Hình 2-12 Sơ đồ thuật toán khối PAG .46 Hình 2-13 Giản đồ thời gian đọc ghi Dolphin SP SRAM 47 Hình 2-14 Sơ đồ khối Physical Signal Generator 48 Hình 2-15 Giản đồ thời gian khối Physical Signal Generator 50 Hình 2-16 Sơ đồ khối Physical Counter 50 Hình 2-17 Thuật toán khối Physical Counter 52 Hình 2-18 Bảng liệu không đảo chuẩn liệu đảo chuẩn .53 Hình 2-19 Sơ đồ khối Data Background Top 56 Hình 2-20 Sơ đồ khối Data Background Monitor .58 Hình 2-21 Giản đồ thời gian khối Data Background Generator 59 Hình 2-22 Sơ đồ khối Data Background Generator 61 Hình 2-23 Thuật toán khối Data Background Generator 61 Hình 2-24 Sơ đồ khối Comparator 62 Hình 2-25 Thuật toán khối Comparator 63 Hình 2-26 Cấu trúc thông tin lỗi BISD_syndrome 64 Hình 2-27 Giản đồ thời gian khối Comparator 64 Hình 2-28 Các trạng thái FSM BISD 66 Hình 2-29 Sơ đồ khối TAP Controller .68 VI Hình 2-30 Sơ đồ khối chi tiết TAP Controller 70 Hình 2-31 Máy trạng thái FSM TAP Controller .71 Hình 2-32 Sơ đồ khối Instruction Register 72 Hình 2-33 Sơ đồ khối Instruction Decoder 73 Hình 2-34 Sơ đồ khối Bypass Register 74 Hình 2-35 Sơ đồ khối ID Register .75 Hình 2-36 Sơ đồ khối BISD_in Register 75 Hình 2-37 Sơ đồ khối BISD_out Register 76 Hình 2-38 Sơ đồ khối RAM BISD Interface .77 Hình 2-39 Sơ đồ kiến trúc khối RAMBISD Interface .79 Hình 2-40 Sơ đồ khối async_cmp 80 Hình 2-41 Sơ đồ khối wptr_full 80 Hình 2-42 Sơ đồ khối rptr_empty 81 Hình 2-43 Sơ đồ khối fifomem 82 Hình 3-1 Thiết kế phần mềm mô hình hóa 84 Hình 3-2 Mô hình giải thuật cho BISD .94 Hình 4-1 Mô hình kiểm tra khối 97 Hình 4-2 Mô hình kiểm tra toàn mạch BISD .98 Hình 4-3 Phần mềm mô hình hóa 99 Hình 4-4 Mô hình đối chiếu kết 100 VII DANH MỤC CÁC BẢNG BIỂU Bảng 1-1 Ký hiệu lỗi mảng ô nhớ nhớ nhúng Bảng 1-2 Bảng lỗi giải mã địa .12 Bảng 1-3 Bảng ký hiệu sử dụng thuật toán March 16 Bảng 1-4 Bảng danh sách 42 thuật toán March .18 Bảng 1-5 Khả phát lỗi số thuật toán March kiểm tra nhớ theo bit 18 Bảng 1-6 Kết mô thuật toán MATS++ theo word với nhiều liệu chuẩn 20 Bảng 1-7 Kết mô thuật toán March C- theo word với nhiều liệu chuẩn 20 Bảng 2-1 I/O mạch BISD 36 Bảng 2-2 I/O khối TIG 38 Bảng 2-3 I/O khối SAG .40 Bảng 2-4 I/O khối PAG .43 Bảng 2-5 I/O khối Physical Signal Generator 49 Bảng 2-6 I/O khối Physical Counter 51 Bảng 2-7 Dữ liệu không đảo chuẩn 55 Bảng 2-8 Bảng liệu cho độ rộng bus 32 bit 56 Bảng 2-9 I/O khối Data Background Top 57 Bảng 2-10 I/O khối Data Background Monitor 59 Bảng 2-11 I/O khối Comparator 63 Bảng 3-1 Bảng file liệu phần mềm mô hình hóa 85 Bảng 3-2 Các thuộc tính cell .87 VIII Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình không gây lỗi At-speed-testing trở thành tiêu chuẩn việc kiểm tra nhớ nhúng giới công nghiệp bán dẫn Mạch BISD tổng hợp với kích thước nhớ Kết tổng hợp cho thấy diện tích mạch BISD mức tương đối nhỏ với diện tích nhớ Với nhớ có kích thước nhỏ 144x26, tỷ lệ diện tích mạch BISD so với diện tích nhớ vào khoảng 50% Với nhớ có kích thước trung bình, tỷ lệ vào khoảng 15% Ở nhớ có kích thước tương đối lớn, tỷ lệ tương đối nhỏ, vào khoảng 9% Khi kích thước nhớ lớn, tỷ lệ diện tích mạch BISD so với diện tích nhớ giảm Ngoài ra, mạch BISD tổng hợp với hai quy trình công nghệ 65nm 28nm Kết tổng hợp cho thấy tỉ lệ chênh lệch lớn hai quy trình công nghệ 28nm 65nm 4.3 Kết luận Với kết mô tổng hợp trình bày trên, rõ ràng thiết kế mạch tự kiểm tra nhớ BISD luận văn đạt yêu cầu như: hoạt động xác, phát hỗ trợ phân tích lỗi, tổng hợp được, tần số hoạt động cao diện tích sử dụng cho logic BISD không lớn Các tính bật thiết kế mạch tự kiểm tra nhớ BISD sau:  Thiết kế có khả tự kiểm tra nhớ nhúng, không cần hỗ trợ từ thiết bị kiểm tra chip SoC phức tạp, dẫn đến trình kiểm tra sản phẩm chip SoC nhanh chóng, đơn giản chi phí thấp  Thiết kế có khả kiểm tra kích thước nhớ SRAM đồng cổng  42 thuật toán March thuật toán March Cocktail sử dụng để kiểm tra nhớ, hỗ trợ phát hầu hết loại lỗi mô hình hóa  Thiết kế hỗ trợ việc kiểm tra với thuật toán tùy biến truyền từ phần mềm điều khiển vào Kiến trúc giúp mạch BISD linh hoạt việc kiểm tra, thử nghiệm thuật toán để phát lỗi ngầm chưa mô hình hóa Các lỗi xuất 107 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình nhiều tương lai quy trình công nghệ tiên tiến 16nm, 20nm  Thông tin lỗi phát gửi lên phần mềm điều khiển Từ đây, kĩ sư thiết kế phân tích loại lỗi, nguyên nhân lỗi nhớ nhúng cải tiến thiết kế SRAM  Thiết kế có kiến trúc lưu trữ liệu 42 thuật toán March thông thường thuật toán March Cocktail thông qua đoạn mã điển hình từ giúp giảm diện tích lưu trữ tốt  Thời gian kiểm tra nhớ giải pháp BISD ngắn so với phương pháp khác Nhờ thời gian để đưa sản phẩm từ sản xuất đưa thị trường rút ngắn nhiều không nhiều thời gian cho việc kiểm tra Chu kỳ phát triển sản phẩm rút ngắn yếu tố quan trọng giúp làm nên thành công cho dòng sản phẩm  Tính at-speed-testing mạch BISD xu hướng tiêu chuẩn việc kiểm tra nhớ nhúng SoC 4.4 Hướng phát triển Kiến trúc BISD trình bày luận văn số điểm hạn chế phát triển công trình nghiên cứu Một số hướng phát triển gồm có:  Hỗ trợ kiểm tra loại nhớ nhúng khác DRAM, flash, SRAM cổng, SRAM không đồng bộ, …  Hỗ trợ chia sẻ phần mạch BISD nhiều nhớ để làm giảm diện tích mạch BISD SoC có nhiều nhớ nhúng  Phát triển kiến trúc BISR (build-in self-repair) Với kiến trúc này, mạch logic tự kiểm tra phát lỗi có khả tự phân tích thông tin lỗi đưa giải pháp sửa chữa tự động nhớ nhúng có hỗ trợ ghi dự phòng dành cho việc sửa chữa 108 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình  Nghiên cứu việc nhóm nhớ mức cao theo tiêu chí vị trí nhóm nhớ  Phát triển phần mềm cho phép quét đường dẫn nhớ SoC bất kỳ, từ chèn phần mạch BISD vào nhớ cần kiểm tra  Phát triển phần mềm hỗ trợ việc thực tự động kiểm tra thêm nhiều tính nhớ  Hỗ trợ thêm giao tiếp P1500 cho Tap Controller SoC thực tế nhằm làm giảm số chân SoC cần sử dụng cho mạch BISD 109 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình KẾT LUẬN Bộ nhớ nhúng thành phần có mật độ tích hợp cao SoC, đồng thời thành phần dễ phát sinh lỗi Việc kiểm tra đảm bảo nhớ hoạt động yêu cầu bắt buộc SoC Giải pháp sử dụng BIST tốt cho việc kiểm tra nhớ nhúng SoC nghành công nghiệp bán dẫn dựa ưu điểm tiết kiệm chi phí, phụ thuộc vào thiết bị kiểm tra phần mềm kiểm tra thủ công Trong luận văn này, mạch logic tự kiểm tra lỗi cho nhớ với tốc độ hoạt động mạch cao có khả truyền đẩy đủ thông tin lỗi để phân tích lỗi với trợ giúp phần mềm đề xuất triển khai Thiết kế đạt nhiều ưu điểm quan trọng kiểm tra nhớ với 42 thuật toán March thông dụng thuật toán March Cocktail, hoạt động tần số chạy nhớ kiểm tra tất nhớ SRAM đồng cổng Một ưu điểm quan trọng kiến trúc đề xuất lưu giữ thuật toán lựa trọn mạch BISD, thuật toán khác hỗ trợ chế để truyền vào mạch BISD kiểm tra bổ sung cho thuật toán lưu trữ bên nhằm phát thêm số lỗi đặc biệt Do đó, diện tích mạch BISD sau tổng hợp tương đối nhỏ kiểm tra tất lỗi thông thường mô hình hóa Bên cạnh đó, với kiến trúc mở đề xuất, 42 thuật toán March sử dụng với tùy chỉnh liệu chuẩn hay chí thuật toán thiết kế sau dễ dàng hỗ trợ Thiết kế chứng minh tính khả thi, hoạt động xác độ tin cậy cao nhờ vào kết mô phỏng, đối chiếu với phần mềm mô hình hóa, phương pháp kiểm tra độ bao phủ code coverage kết tổng hợp mạch Tuy nhiên, giới hạn thời gian nghiên cứu và kiến thức thu thập việc thiết kế mạch BISD hạn chế, thiết kế chưa chạy thực tế phần cứng thực nên luận văn chắn có điểm hạn chế, thiếu sót Trong thời gian tới, công trình nghiên cứu dựa luận văn tiếp tục phát triển, hoàn thiện 110 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình Tôi xin chân thành cảm ơn thầy giáo PGS.TS Phạm Ngọc Nam, người trực tiếp hướng dẫn tạo điều kiện tốt cho thời gian làm luận văn Tôi xin gửi lời cảm ơn đến thầy cô có nhận xét, góp ý quý báu; gia đình, bạn bè người động viên giúp đỡ để hoàn thành luận văn 111 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình TÀI LIỆU THAM KHẢO A J van de Goor (Mar 1993), Using March tests to test SRAMs, IEEE Design Test Computers, pp 8-14 Arvind Raghuraman, Walking, marching and galloping patterns for memory tests, Term paper – ELEC 7250 C.-F Wu, C.-T Huang, and C.-W Wu (Oct 1999), RAMSES: a fast memory fault simulator, in Proc Int Symp on Defect and Fault Tolerance in VLSI Systems, pp 165–173 Erik Jan Marinissen, Betty Prince, and Doris Keitel-Schulz (March 2005), Challenges in Embedded Memory Design and Test, Proceedings of the Design, Automation and Test in Europe Conference and Exhibition, pp 722727 Jin-Fu Li, Cheng-Wen Wu (March 2001), Memory fault diagnosis by syndrome compression, Proceedings of the Design, Automation and Test in Europe Conference and Exhibition, pp 97-101 Laung-Terng Wang, Cheng-Wen Wu, Xiaoqing Wen (2006), VLSI Test Principles and Architectures Design for Testability, Morgan Kaufmann Publishers N H Tseng (June 2002), Universal BIST for Heterogeneous Embedded Synchronous Memory cores in SoC, Master thesis Dept of E.E., NCKU, Taiwan P Camurati, P Prinetto, M S Reaorda, S Barbagallo, A Burri, D Medina (1995), Industrial BIST of embedded RAMs, Design and Test of Computers, IEEE, pp.86 Rochit Rajsuman (2000), System-on-a-Chip: Design and Test, Artech House, pp.160 112 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình 10 V.SRIDHAR, M.RAJENDRA PRASAD (September 2012), Built-in self repair (BISR) technique widely used to repair embedded random access memories (RAMs), International Journal of Computer Science Engineering 11 Wei-Lun Wang, Kuen-Jong Lee, and Jhing-Fa Wang (Oct 2001), An OnChip March Pattern Generator for Testing Embedded Memory Cores, IEEE Transactions on very large scale integration (VLSI) systems, vol 9, no 5, pp 730-735 12 Wei-Lun Wang, Kuen-Jong Lee, and Jhing-Fa Wang (1999), A Universal March Pattern Generator for Testing Embedded Memory Cores, Proceedings of 12th Annual IEEE ASIC/SoC Conference, pp 228-232 13 Yervant Zorian (March 2012), Embedded Memory Test & Repair: Infrastructure IP for SoC Yield, Design and Test of Computers, IEEE, pp 340-349 14 Yi-Wei Chang (June 2004), Design and Automatic Generation for Universal Memory Built-in Self-Test System, Master thesis Dept of E.E., NCKU, Taiwan 113 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình PHỤ LỤC Danh sách kí hiệu 42 thuật toán March sử dụng thiết kế luận văn Thứ tự thuật toán Tên thuật toán MATS MATS+ Chỉ số bước ↕(w0) u u d 2 u u d 3 u u d u u d 4 3 3 3 u u d u 2 1 u u u u d d u 3 2 2 ↑(r0,w1) ↑(r1,w0) ↓(r0,w1) ↓(r1,w0) ↕(r0) u u u d d u 4 2 2 ↕(w0) u 1 ↑(r0,w1) ↓(r1,w0) MATS++ ↕(w0) ↑(r0,w1) ↓(r1,w0,r0) Marching 1/0 ↕(w0) ↑(r0,w1,r1) ↓(r1,w0,r0) ↕(w1) ↑(r1,w0,r0) ↓(r0,w1,r1) March X ↕(w0) ↑(r0,w1) ↓(r1,w0) ↕(r0) March C ↕(w0) ↑(r0,w1) ↑(r1,w0) ↕(r0) ↓(r0,w1) ↓(r1,w0) ↕(r0) March C- March A Chỉ số bước điển u/d hình u u u Các bước thuật toán ↕(w0) ↕(r0,w1) ↕(r1) ↕(w0) 114 Chiều dài lệnh Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình March Y ↑(r0,w1,w0,w1) ↑(r1,w0,w1) ↓(r1,w0,w1,w0) ↓(r0,w1,w0) u u d d 5 4 ↕(w0) u u d u 3 1 u u u d d 5 6 3 d u u d d 4 3 3 u u u d d 3 4 4 2 u u u d d 3 4 2 u u u d d 4 2 2 u u u 5 5 d d d 5 1 u u ↑(r0,w1,r1) ↓(r1,w0,r0) ↕(r0) March B ↕(w0) ↑(r0,w1,r1,w0,r0,w1) ↑(r1,w0,w1) ↓(r1,w0,w1,w0) ↓(r0,w1,w0) 10 Movi[11] ↓(w0) ↑(r0,w1,r1) ↑(r1,w0,r0) ↓(r0,w1,r1) ↓(r1,w0,r0) 11 March U ↕(w0) ↑(r0,w1,r1,w0) ↑(r0,w1) ↓(r1,w0,r0,w1) ↓(r1,w0) 12 March U_ ↕(w0) ↑(r0,w1,r1,w0) ↑(r0,w1) ↓(r1,w0,w1) ↓(r1,w0) 13 9N ↑(w0) ↑(r0,w1) ↑(r1,w0) ↓(r0,w1) ↓(r1,w0) 14 March LA ↕(w0) ↑(r0,w1,w0,w1,r1) ↑(r1,w0,w1,w0,r0) ↓(r0,w1,w0,w1,r1) ↓(r1,w0,w1,w0,r0) ↓(r0) 15 Mariescu A ↑(w0) ↑(r0,w1,w0,w1) 115 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình 16 Algorithm B ↑(r1,w0,w1) ↓(r1,w0,w1,w0) ↓(r0,w1,w0) u d d 5 ↑(w0) u u u d d 4 4 u u u 3 u u u u u 5 1 u u u u u 3 3 u u u 2 u d u u u u 4 3 4 1 u u u u u 3 ↑(r0,w1,r1,w0,r0,w1) ↑(r1,w0,w1) ↓(r1,w0,w1,w0) ↓(r0,w1,w0) u u u d d 5 6 del u ↑(r0,w1,w0,w1) ↑(r1,w0,r0,w1) ↓(r1,w0,w1,w0) ↓(r0,w1,r1,w0) 17 SOA-CFst ↑(w0) ↑(r0,w1,r1) ↑(r1,w0,r0) 18 SOA-March B ↑(w0) ↑(r0,w1,r1,w0,r0,w1) ↑(r1,w0,w1) ↑(r1,w0,w1,w0) ↑(r0) 19 SOA-March C_ ↑(w0) ↑(r0,w1,w0) ↑(r0,w1,r1) ↑(r1,w0,w1) ↑(r1,w0,r0) 20 SOA-MATS+ ↑(w0) ↑(r0,w1) ↑(r1,w0) 21 March LR ↕(w0) ↓(r0,w1) ↑(r1,w0,r0,w1) ↑(r1,w0) ↑(r0,w1,r1,w0) ↑(r0) 22 SOA-March C ↑(w1) ↑(r1,w0,w1) ↑(r1,w0) ↑(r0,w1,w0) ↑(r0) 23 March G ↕(w0) 116 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình 24 March GS ↕(r0,w1,r1) del ↕(r1,w0,r0) u u u 3 ↕(w0) u u u d d 5 4 u u u u 8 3 u u u u u u u d 3 4 4 4 2 u d u u u u 4 3 4 10 u u u u 8 1 u d u u u u 4 3 4 ↕(r0,w1,r1) del ↕(r1) 10 u u u u 8 1 ↕(w0) u 1 ↑(r0,w1,r1,w0,w1) ↑(r1,w0,r0,w1) ↓(r1,w0,w1,w0) ↓(r0,w1,r1,w0) del ↑(r0,w1,r1) del ↕(r1,w0,r0) 25 March M ↕(w0) ↑(r0,w1,r1,w0) ↕(r0) ↑(r0,w1) ↕(r1) ↑(r1,w0,r0,w1) ↕(r1) ↓(r1,w0) 26 March LRD ↕(w0) ↓(r0,w1) ↑(r1,w0,r0,w1) ↑(r1,w0) ↑(r0,w1,r1,w0) ↑(r0) del ↕(r0,w1) del ↕(r1) 27 March LRDD ↕(w0) ↓(r0,w1) ↑(r1,w0,r0,w1) ↑(r1,w0) ↑(r0,w1,r1,w0) ↑(r0) del 28 March UD 117 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình 29 March UD_ ↑(r0,w1,r1,w0) del ↑(r0,w1) del ↓(r1,w0,r0,w1) ↓(r1,w0) u u u u d d 8 4 4 ↕(w0) u u u u u d d 8 4 2 u u u d d u u u u 4 8 2 2 1 u u u d d u u u 4 8 3 3 u 1 u u d 3 u u u u d d u 4 3 2 ↑(r0,w1,r1,w0) del ↑(r0,w1) del ↓(r1,w0,w1) ↓(r1,w0) 30 IFA-9N ↕(w0) ↑(r0,w1) ↑(r1,w0) ↓(r0,w1) ↓(r1,w0) del ↕(r0,w1) del ↕(r1) 31 IFA-13N ↕(w0) ↑(r0,w1,r1) ↑(r1,w0,r0) ↓(r0,w1,r1) ↓(r1,w0,r0) del ↕(r0,w1) del 32 6N ↕(r1) ↕(w0) ↑(r0,w1) ↓(r1,w0,r0) 33 Algorithm A ↑(w0) ↑(r0,w1) ↑(r1) ↑(r1,w0) ↓(r0) ↓(r0,w1) ↑(r1) 118 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình ↓(r1,w0) ↑(r0) ↑(r0,w1,w0) 10 u u u ↓(r0) 11 12 13 14 15 16 17 18 d d d u u d d u 5 1 3 1 u u u d d 6 3 u u u d d d 6 5 4 1 u u u d 6 5 5 d u d u u u u u d 8 6 1 4 10 d d u u u u 8 4 1 1 ↓(r0,w1,w0) ↓(r0) ↑(w1) ↑(r1,w0,w1) ↓(r1) ↓(r1,w0,w1) ↑(r1) 34 March B+ ↑(w0) ↑(r0,w1,r1,w0,r0,w1) ↑(r1,w0,w1) ↓(r1,w0,r0,w1,r1,w0) ↓(r0,w1,w0) 35 LA_ ↕(w0) ↑(r0,w1,w0,w1,r1) ↑(r1,w0,w1,w0) ↓(r0,w1,w0,w1) ↓(r1,w0,w1,w0,r0) ↓(r0) 36 LAD ↕(w0) ↑(r0,w1,w0,w1,r1) ↑(r1,w0,w1,w0,r0) ↓(r0,w1,w0,w1,r1) ↓(r1,w0,w1,w0,r0) 37 LADD_ del ↓(r0,w1) del ↕(r1) ↕(w0) ↑(r0,w1,w0,w1,r1) ↑(r1,w0,w1,w0) ↓(r0,w1,w0,w1) ↓(r1,w0,w1,w0) ↓(r0) del ↕(r0,w1,r1) del ↕(r1) 119 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình 38 ↕(w0) March G+ ↑(r0,w1,r1,w0,r0,w1) ↑(r1,w0,w1) ↓(r1,w0,r0,w1,r1,w0) ↓(r0,w1,w0) del ↓(r0,w1,r1) del ↑(r1,w0,r0) 39 ↕(w0) March PS ↑(r0,w1,r1,w0,r0,w1) ↑(r1,w0,r0,w1,r1) ↑(r1,w0,r0,w1,r1,w0) ↑(r0,w1,r1,w0,r0) 40 ↕(w0) Check board ↑(r0,w1,r1,w0,r0,w1) ↑(r1,w0,r0,w1,r1,w0) 41 March FT ↕(w1) ↓(r1,w0,r0) ↕(r0) ↕(w1) ↑(r1,w0,r0) ↕(r0) u u u d d 6 6 u d u u 8 3 u u u u u 4 6 u u u 6 u d u u u u 4 3 1 Thuật toán March Cocktail Các bước thuật toán ↕(wD0) ↑(rD0,wD0*) ↑(rD0*,wD0) ↓(rD0, wD0*) ↓(rD0*,wD0, rD0) ↕(rD0) ↕(wD1,wD1*,rD1*,wD1,rD1) ↕(wD2,wD2*,rD2*,wD2,rD2) ↕(wD3,wD3*,rD3*,wD3,rD3) ↕(wD4,wD4*,rD4*,wD4,rD4) ↕(wD5,wD5*,rD5*,wD5,rD5) Chỉ số bước u/d Chỉ số bước điển hình 10 11 1 0 1 1 1 2 0 0 120 Chiều dài lệnh 2 5 5 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi nhớ nhúng với giải thuật khả trình Bảng bước điển hình sử dụng thuật toán Lệnh Delay W0 W1 R0, W1, R1, W0, R0, W1 R1, W0, R0, W1, R1, W0 R1, W0, W1, W0, R0 R0, W1, W0, W1, R1 R0, W1, R1, W0, W1 Các bước điển hình Chỉ số Chiều dài bước 1 6 5 121 Mã lệnh 111111_111111 000000_000000 000000_100000 101010_011001 101010_100110 100010_101000 100010_010110 101000_011010