BỘ THU PHÁT SSB TRÊN FPGA TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI VIỆN ĐIỆN TỬ - VIỄN THÔNG =====OoO===== BÁO CÁO ĐỒ ÁN III ĐÈ TÀI: NGHIÊN CỨU BỘ THU PHÁT SSB ĐỔI TẦN TRỰC TIẾP TRÊN FPGA GVHD: PGS Nguyễn Thuý Anh Sinh viên thực hiện: STT HỌ TÊN Phạm Thị Ánh Quyên MSSV 20102049 LỚP DT09_K55 Hà Nội, 01/2015 BỘ THU PHÁT SSB TRÊN FPGA MỞ ĐẦU Ngày nay, FPGA chứa lượng lớn nhớ chuyên dụng nên chế tạo vi xử lí tảng công nghệ FPGA Khi FPGA sử dụng song song thay trở thành công cụ mạnh nhiều so với vi xử lí Gần đây, FPGA hay sử dụng hệ thống SDR (Software Defined Radio) khả tái cấu hình giúp chức thiết bị thay đổi nhanh chóng Một hệ thống CPU/MCU/ DSP làm chuyện Tuy nhiên có nhiều ứng dụng tốc độ cao mà MCU chí CPU/DSP trung bình phải bất lực Trong nhiều ứng dụng tốc độ cao kể đến thu phát SSB đổi tần trực tiếp Thiết kế thu phát SSB đổi tần trực tiếp, đồng nghĩa với việc nhúng xử lí tín hiệu số tốc độ cao, kích thước nhỏ thiết bị radio Trước ưu điểm FPGA vậy, em định chọn đề tài Nghiên cứu thu phát SSB đổi tần trực tiếp FPGA cho môn học Đồ án III Hoàn thành đồ án giúp em hiểu rõ phương pháp điều chế tín hiệu tương tự SSB, nắm khối chức thu phát SSB đổi tần trực tiếp FPGA Trong trình học tập làm tập, em nhận quan tâm, định hướng bảo cô giáo, PGS Nguyễn Thuý Anh Em xin chân thành cảm ơn cô chúc cô sức khoẻ! BỘ THU PHÁT SSB TRÊN FPGA PHẦN A ĐIỀU CHẾ TÍN HIỆU TƯƠNG TỰ SSB I Khái niệm điều chế giải điều chế tín hiệu Điều chế tín hiệu trình biến đổi thông số tín hiệu tuấn hoàn theo thay đổi tín hiệu mang thông tin cần truyền xa Tín hiệu tuần hoàn gọi sóng mang trình thay đổi nhiều thông số sóng mang Các thông số thông thường biên độ, pha, tần số Tín hiệu mang thông tin gọi tín hiệu điều chế Ở đầu thu giải điều chế dựa vào thay đổi thông số sóng mang để tái tạo lại tín hiệu mang thông tin ban đầu Ví dụ : Tín hiệu tiếng nói có tần số thấp, truyền xa Người ta dùng tín hiệu hình sin có tần số cao (để truyền xa được) làm sóng mang Biến đổi biên độ tần số sin theo tín hiệu tiếng nói Ở đầu thu người ta dựa vào thay đổi biên độ tín hiệu thu để tái tạo lại tín hiệu tiếng nói ban đầu Các phương pháp điều chế cao tần thường dùng với tín hiệu liên tục  Điều chế biên độ AM ( Amplitude Modulation)  Điều chế đơn biên SSB ( Single Side Bande)  Điều chế tần FM (Frequency Modulation)  Điều chế pha PM ( Phase Mudulation) Giải điều chế tín hiệu trình ngược lại với trình điều chế Trong trình thu có tham số : biên độ , tần số, pha tín hiệu sóng mang biến đổi theo tín hiệu điều chế tuỳ theo phương thức điều chế mà ta có phương thức giải điều chế thích hợp để lấy lại thông tin cần thiết BỘ THU PHÁT SSB TRÊN FPGA Phương pháp giải điều chế gọi phép lọc tin Tuỳ theo hỗn hợp tín hiệu tiêu tối ưu sai số ( độ xác) phải đạt mà có phương pháp giải điều chế thông thường như:  Tách sóng biên độ  Tách sóng tần số  Tách sóng pha II Vị trí điều chế tín hiệu nói chung điều chế đơn biên SSB nói riêng điều chế thông tin : BỘ THU PHÁT SSB TRÊN FPGA AM-SC Biên độ Điều chế tương tự AM SSB_SC SSB Các phương pháp điều chế VSB FM Góc pha PM Điều chế xung PAM Tương tự PPM PDM PCM Số Delta ASK Điều chế số PSK FSK Hình Đóng góp điều chế đơn biên SSB điều chế thông tin BỘ THU PHÁT SSB TRÊN FPGA Hình Vị trí điều chế tín hiệu nói chung điều chế đơn biên SSB nói riêng hệ thống thông tin, III Phương pháp điều chế đơn biên SSB đổi tần trực tiếp SSB (Single Side Band) phương pháp điều chế tương tự, việc điều chế thực liên tục theo tín hiệu thông tin tương tự SSB sử dụng lọc dải hẹp thích hợp để thu biên (hoặc biên USB biên LSB), loại bớt biên lại BỘ THU PHÁT SSB TRÊN FPGA Hình Tín hiệu điều chế SSB so với tín hiệu điều chế khác Điều chế SSB đổi tần trực tiếp trình điều chế đơn biên mà trực tiếp làm biến đổi tần số tín hiệu tuần hoàn theo thay đổi tín hiệu mang thông tin cần truyền xa Bảng So sánh phương pháp điều chế SSB với phương pháp điều chế tương tự khác Phương pháp điều Độ phức tạp Băng thông tín hiệu Hiệu suất chế giải điều chế điều chế lượng AM-SC Cao Rộng Cao AM Thấp Rộng Thấp SSB-SC Cao Hẹp Cao SSB Thấp Hẹp Thấp VSB Cao Vừa phải Vừa phải BỘ THU PHÁT SSB TRÊN FPGA Bảng Ưu nhược điểm điều chế SSB so với điều chế AM Điều chế tương tự SSB Điều chế tương tự AM Tín hiệu SSB thu biên Tín hiệu AM tồn USB (Upper ( USB LSB), biên lại Side Band) LSB (Lower Side bị loại bớt band) Tiết kiệm băng thông Băng thông lớn Tiết kiệm công suất phát Tiêu tốn công suất phát nhiều xét khoảng cách thông tin Yêu cầu cao Yêu cầu đơn giản Yêu cầu SSB cao so với AM thông thường phải có lọc nửa biên lại phí cao mặt kĩ thuật giải toán khó so với AM thông thường Sở dĩ SSB tiết kiệm băng thông tiết kiệm công suất phát xét khoảng cách thông tin so với cách điều biên AM thông thường truyền công suất sóng mang vô ích vào nửa biên lại! BỘ THU PHÁT SSB TRÊN FPGA PHẦN B BỘ THU PHÁT SSB ĐỔI TẦN TRỰC TIẾP TRÊN FPGA I Nền tảng phần cứng 1.1 Công nghệ FPGA Field-programmable gate array (FPGA) vi mạch dùng cấu trúc mảng phần tử logic mà người dùng lập trình (Chữ field muốn đến khả tái lập trình “bên ngoài” người sử dụng, không phụ thuộc vào dây chuyền sản xuất phức tạp nhà máy bán dẫn) Vi mạch FPGA cấu thành từ phận:  Các khối logic lập trình (logic block)  Hệ thống mạch liên kết lập trình  Khối vào/ra (IO Pads)  Phần tử thiết kế sẵn khác DSP slice, RAM, ROM, nhân vi xử lý Hình KIT FPGA hãng Altera BỘ THU PHÁT SSB TRÊN FPGA Thiết kế hay lập trình cho FPGA thực chủ yếu ngôn ngữ mô tả phần cứng HDL VHDL, Verilog, AHDL, hãng sản xuất FPGA lớn Xilinx, Altera thường cung cấp gói phần mềm thiết bị phụ trợ cho trình thiết kế, có số hãng thứ ba cung cấp gói phần mềm kiểu Synopsys, Synplify Các gói phần mềm có khả thực tất bước toàn quy trình thiết kế IC chuẩn với đầu vào mã thiết kế HDL (còn gọi mã RTL) 1.2 Tại FPGA Tại phải dùng FPGA có tay MCU/CPU chí DSP cực mạnh? Vì: MCU/CPU/DSP cần hardware khác bên cạnh ứng dụng chuyên dụng Để điều khiển VGA sử dụng CPU làm controller cần CPU với tốc độ 27Mhz hoạt động 100% CPU Các ứng dụng xử lý hình ảnh/video, ứng dụng mạng neuron, IA cần tốc độ xử lý lớn Mặc dù DSP đủ mạnh SoC mạnh thực được, lựa chọn phụ thuộc vào vấn đề kinh tế Với FPGA, hoàn toàn thiết kế CPU Đến với FPGA, có hội để tiếp cận gần giới IC Chúng ta thực hệ thống với đầy đủ CPU/Peripheral/IO… kết nối chúng theo ý muốn, chí hệ thống đầy đủ không cần CPU Chip giải mã/nén Video/Audio, Chip xử lý hình ảnh/giọng nói, Chip PID Motor Controller, Networking chip 10 BỘ THU PHÁT SSB TRÊN FPGA Hình Bộ lọc CIC Khi nhận, mức tăng CIC tối thiểu 10^4 mức tăng tối đa khoảng 1.68 x 10^11 Đầu vào liệu nhận (RDI) nhân với 01024 dịch 0-15 bits hai mộ nhân đầu vào trước đưa vào tích hợp Bộ dịch cung cấp đầu 43bits mở rộng tới 56bits việc thêm vào 13 bits dấu Điều đưa giới hạn tăng 2^25 khoảng 3.3 x 10^7; 28bits đầu tích hợp cuối sau chuyển đến phân biệt đầu liệu nhận (RDO) lấy từ 18bits đầu phân biệt cuối Do đó, tín hiệu đầu vào mong muốn tăng 38bits (2.75 x 10^11) thời điểm đầu Khi nhân tố tiêu thụ nhỏ 10 sử dụng, hiệu chỉnh tăng thiết lập đến 2.75 x 10^7 Khi nhân tố tiêu thụ lớn 640 sử dụng, hiệu chỉnh tăng thiết lập đến 1.63 x 10^0 Đầu vào liệu truyền (TDI) nhân với 08 trước chuyển tới 21bits phân biệt 7bits bits dấu Đó điều cần thiết giải pháp yêu cầu phát triển bit trạng thái Đầu phân biệt 28bits đầy đủ sau bị dịch 16 BỘ THU PHÁT SSB TRÊN FPGA 0-15 bits đưa tới tích hợp Điều đưa phạm vi điều chỉnh mức tăng 2^18 khoảng 2.6 x 10^5 Lợi tăng CIC nhỏ 10^3 lớn khoảng 2.6 x 10^8 Tổng lợi tăng giữ mức 2.6 x 10^8, vây đầu vào 18bits phát triển lên tới 46bits Kết đầu liệu truyền (TDO) khai thác tích hợp cuối 10bits đầu bỏ qua Hai lọc FIR thực theo lọc CIC Đầu tiên dùng cho downsampling nhân tố 250 thứ hai dùng để thiết lập hình dạng dải thông cuối Nó downsample upsample nhân tố lên đến 20 phụ thuộc vào độ dốc lọc Bộ lọc FIR xuất kết 18-bit, lọc thứ hai xuất kết 20-bit Bộ lọc CIC thực chất lọc FIR với tất hệ số có đáp ứng tần số cố định phần nhỏ phần trung tâm phẳng Các lọc FIR hoạt động cách nhân mẫu tín hiệu với hệ số chủ động hệ số thụ động cộng tổng chúng lại với Bộ lọc FIR tiêu thụ nhiều nguồn lọc CIC điều cho phép tạo đáp ứng tần số để xác định yêu cầu kĩ thuật Cả hai lọc sử dụng hệ số 24bit để giảm đáp ứng giả Sự kích thích giảm từ 4-5 dB bit hệ số phụ thuộc yếu tố hình dạng lọc số lượng downsampling upsampling Khoảng nhiễu tạo giá trị tuyệt đối mẫu I mẫu Q việc bổ sung giá trị thụ động Nó so sánh với giới hạn vượt , đầu thiết lập Hai ghi đếm xung sườn lên xung tỉ lệ đơn(sclk) thẳng hàng với đầu tương đương với hai mẫu liên quan Tín hiệu trễ ba ghi ghi thứ tư bị thiết lập lại qua mẫu cuối Logic đặt lọc FIR khoảng trống xảy trước tiên tới lọc bờ dốc cuối 17 BỘ THU PHÁT SSB TRÊN FPGA Hình Bộ lọc FIR Mỗi lọc sử dụng hai khối RAMs cổng kép 18k Một cổng RAM liệu dùng để lưu trữ mẫu chúng đến Bộ đếm mẫu xác định địa sử dụng tăng sau lần viết Khi lọc bắt đầu, nội dung đếm mẫu lưu sử dụng địa sở cho cổng khác, cổng mà sử dụng khôi phục lại mẫu cho xử lí tín hiệu lọc Mẫu I Q lưu RAM truy cập pha đối diện xung chủ 80 MHz Khối RAM thứ hai lưu trữ câu lệnh bao gồm số 9bit, hệ số 24bit, bit cho phép ghi kết thúc bit lọc CPU tải lệnh thông qua cổng rộng 9bit Lệnh đánh địa đếm chương trình khôi phục lại qua hai chu kì xung nhịp sử dụng để xử lí mẫu I chu lì xung nhịp mẫu Q chu kì xung nhịp Dữ liệu đọc từ RAM liệu địa cách trừ số từ ghi địa sở Sau nhân với hệ số sử dụng hai nhân chuyên dụng 18x18 hai cộng để tính tổng kết lại Việc 18 BỘ THU PHÁT SSB TRÊN FPGA tạo sản phẩm 42bit mà tính tổng luân phiên hai tích luỹ 42bit Bộ tích luỹ chia thành ba đoạn 14bit để giảm trễ truyền lan mang theo cộng xảy qua chu kì xung nhịp Mỗi đoạn gồm cộng nhân Nó cung cấp trễ xung nhịp để hỗ trợ hai kênh Bộ nhân có cổng nối đến chúng dùng để chuyển đổi tải tích luỹ tín hiệu Z3, Z4, Z5 Tổng kết cuối sau làm tròn đến 18 20bit 1.3 Bộ điều khiển CPU Một CPU(80 MHz 16bit) có tập lệnh RISC bao gồm thao tác bit để xử lí giao thức đa phần cứng, đa tích lũy chia cho xử lí tín hiệu Nó cho phép cộng, trừ, tải so sánh số 8bit tập lệnh hoạt động với số 16bit dùng lệnh tiền tố Ngoài ra, lệnh đọc ghi nhớ hỗ trợ địa gián tiếp với độ dịch offset lệnh vào dùng địa trực tiếp Điều tạo mã nén nhanh 19 BỘ THU PHÁT SSB TRÊN FPGA Hình CPU thiết bị ngoại vi CPU có 8KB lệnh chuyên biệt nhớ liệu truy cập đồng thời qua cổng Nó bổ sung số modun mà cung cấp I/O tăng tốc thuật toán chung cho giao tiếp số xử lí tín hiệu số lọc , phát sửa lỗi Chúng truy cập thông qua cổng I/O nhớ đệm cổng Lợi ích kiến trúc CPU bắt đầu nhiều hoạt động song song 1.4 Điều chế giải điều chế Dùng CORDIC-coordinate rotation digital computer (điều phối luân phiên số) để điều chê giải điều chế tín hiệu sóng mang đơn sử dụng Đó thuật toán thực thi hàm lượng giác sử dụng cộng dịch Cho điều chế biên độ AM-amplitude modulation điều chế pha FMphase modulation, xoay tín hiệu vào để thay đổi pha đo pha độ lớn đầu vào FM: đầu vào tích hợp, đầu phân biệt Sự truyền nhận SSB dùng ắc quy 16bit xoay pha liên tiếp Chức 20 BỘ THU PHÁT SSB TRÊN FPGA BFO cung cấp độ phân giải 0.12Hz 8ksps CPU truy cập modem thông qua FIFO 15 từ với cổng vào 16bit, bao gồm độ lớn pha thông tin I Q Hình Mạch điều chế giải điều chế Đơn vị khôi phục thời gian tạo tín hiệu lỗi dùng tối ưu hóa lấy mẫu song song FSK PSK Sự phát null tương quan pha cung cấp phục hồi thời gian cho tiếp nhận OFDM Biến đổi Fourier nhanh FFT cung cấp cho OFDM MFSK Nó di chuyển liệu RAM chuyển đổi miền thời gian tần số Vùng đệm thời gian kết nối trực tiếp với tuner đệm tần số đọc viết CPU Khi nhận, mẫu I Q của tín hiệu vào tích lũy RAM, modun xử lí tính toán FFT đặt pha độ lớn cho giải điều chế RAM thứ Khi truyền, CPU đặt liệu RAM thứ hai chuyển đổi thành loạt mẫu RAM I/Q 21 BỘ THU PHÁT SSB TRÊN FPGA Sơ đồ nguyên lí 2.1 Mô tả chung Phần cứng dựa Xilinx XC3S250E FPGA Lưu ý với XC3S500E cố cấu hình chân tương tự với gói TQFP 100 chân - PCB 2.5” x 2.4” - Xilinx XC3S500E FPGA - Một ADC 80Msps - Giao diện lớp vật lý(PHY) Ethrnet 100Mbps - Bộ nhớ flash Megabit - Một cổng JTAG - Một DAC tốc độ thấp - Một cổng RS-485 để debug điều khiển - 10 chân nối trực tiếp với cổng vào I/O FPGA sử dụng cho debug, điều khiển mạch tương tự và/hoặc đính kèm thiết bị âm CODEC 2.2 Sơ đồ sơ lược PCB xử lí tín hiệu số DCP-3 chia làm phần sơ đồ phần sau:  Ethernet Interface  High-speed Analog to Digital Converter (ADC)  Serial Flash Memory and Low-speed DAC  High-speed Digital to Analog Converter (DAC)  Voltage Regulator and JTAG Interface  Clock Oscillators 22 BỘ THU PHÁT SSB TRÊN FPGA 2.2.1 Giao diện Ethernet 23 BỘ THU PHÁT SSB TRÊN FPGA 2.2.2 ADC tốc độ cao 24 BỘ THU PHÁT SSB TRÊN FPGA 2.2.3 DAC tốc độ thấp nhớ Flash nối tiếp 25 BỘ THU PHÁT SSB TRÊN FPGA 2.2.4 DAC tốc độ cao 26 BỘ THU PHÁT SSB TRÊN FPGA 2.2.5 Giao diện chỉnh áp JTAG 27 BỘ THU PHÁT SSB TRÊN FPGA 2.2.6 Máy đo xung 28 BỘ THU PHÁT SSB TRÊN FPGA KẾT LUẬN Như thu phát SSB dựa công nghệ FPGA bao quanh điều khiển Ethernet, chuyển đổi tương tự - số hai chuyển đổi số - tương tự Bộ thu số hóa điện áp anten, truyền sử dụng chuyển đổi hướng số học tới RF PHỤ LỤC STT NỘI DUNG Hình Đóng góp điều chế đơn biên SSB điều chế thông tin Hình Vị trí điều chế tín hiệu nói chung điều chế đơn biên SSB nói riêng hệ thống thông tin, Hình Tín hiệu điều chế SSB so với tín hiệu điều chế khác Bảng So sánh phương pháp điều chế SSB với phương pháp điều chế tương tự khác Bảng Ưu nhược điểm điều chế SSB so với điều chế AM Hình KIT FPGA hãng Altera Hình Mô hình kết hợp FPGA MCU Hình Giao diện cho ADC DAC cung cấp chuyển đổi số lên, xuống, lọc kiểm soát mức tín hiệu Hình Bộ lọc CIC Hình Bộ lọc FIR Hình CPU thiết bị ngoại vi Hình 10 Mạch điều chế giải điều chế 29 BỘ THU PHÁT SSB TRÊN FPGA MỤC LỤC MỞ ĐẦU PHẦN A ĐIỀU CHẾ TÍN HIỆU TƯƠNG TỰ SSB Khái niệm điều chế giải điều chế tín hiệu I II Vị trí điều chế tín hiệu nói chung điều chế đơn biên SSB nói riêng điều chế thông tin : Phương pháp điều chế đơn biên SSB đổi tần trực tiếp III PHẦN B BỘ THU PHÁT SSB ĐỔI TẦN TRỰC TIẾP TRÊN FPGA Nền tảng phần cứng I 1.1 Công nghệ FPGA 1.2 Tại FPGA 10 1.3 Tại không kết hợp FPGA vi điều khiển 11 Bộ thu phát SSB FPGA 12 II Sơ đồ mô tả khối 12 1.1 ADC, DAC 12 1.2 Các lọc (Filters) 14 1.3 Bộ điều khiển CPU 19 1.4 Điều chế giải điều chế 20 Sơ đồ nguyên lí 22 2.1 Mô tả chung 22 2.2 Sơ đồ sơ lược 22 2.2.1 Giao diện Ethernet 23 2.2.2 ADC tốc độ cao 24 2.2.3 DAC tốc độ thấp nhớ Flash nối tiếp 25 2.2.4 DAC tốc độ cao 26 2.2.5 Giao diện chỉnh áp JTAG 27 2.2.6 Máy đo xung 28 KẾT LUẬN 29 PHỤ LỤC 29 MỤC LỤC 30 30 [...]... 22 BỘ THU PHÁT SSB TRÊN FPGA 2.2.1 Giao diện Ethernet 23 BỘ THU PHÁT SSB TRÊN FPGA 2.2.2 ADC tốc độ cao 24 BỘ THU PHÁT SSB TRÊN FPGA 2.2.3 DAC tốc độ thấp và bộ nhớ Flash nối tiếp 25 BỘ THU PHÁT SSB TRÊN FPGA 2.2.4 DAC tốc độ cao 26 BỘ THU PHÁT SSB TRÊN FPGA 2.2.5 Giao diện chỉnh áp và JTAG 27 BỘ THU PHÁT SSB TRÊN FPGA 2.2.6 Máy đo xung 28 BỘ THU PHÁT SSB TRÊN FPGA KẾT LUẬN Như vậy bộ thu phát SSB. .. 29 BỘ THU PHÁT SSB TRÊN FPGA MỤC LỤC MỞ ĐẦU 2 PHẦN A ĐIỀU CHẾ TÍN HIỆU TƯƠNG TỰ SSB 3 Khái niệm điều chế và giải điều chế tín hiệu 3 I II Vị trí của điều chế tín hiệu nói chung và của điều chế đơn biên SSB nói riêng trong điều chế thông tin : 4 Phương pháp điều chế đơn biên SSB đổi tần trực tiếp 6 III PHẦN B BỘ THU PHÁT SSB ĐỔI TẦN TRỰC TIẾP TRÊN FPGA. .. muốn thiết kế bộ thu phát SSB đổi tần trực tiếp? Mặc dù kết hợp năng lực về phần cứng của FPGA với ưu thế xử lý phần mềm của Vi điều khiển để tạo nên một hệ thống đầy sức mạnh, nhưng sự kết hợp này là tốn kém, có hạn chế trong thiết kế và tốc độ II Bộ thu phát SSB trên FPGA 1 Sơ đồ và mô tả các khối Cấu hình FPGA được tải tự động từ bộ nhớ flash khi được cấp nguồn 1.1 ADC, DAC Bộ chuyển đổi tương tự... ghi bộ nhớ hỗ trợ địa chỉ gián tiếp với độ dịch offset trong khi lệnh vào và ra dùng địa chỉ trực tiếp Điều này tạo mã nén nhanh 19 BỘ THU PHÁT SSB TRÊN FPGA Hình 9 CPU và các thiết bị ngoại vi CPU có 8KB lệnh chuyên biệt và bộ nhớ dữ liệu được truy cập đồng thời qua 2 cổng Nó được bổ sung bởi 1 số modun mà cung cấp I/O và tăng tốc thu t toán chung cho giao tiếp số và xử lí tín hiệu số như lọc , phát. .. cuối Logic này được đặt giữa các bộ lọc FIR vì vậy khoảng trống xảy ra trước tiên tới bộ lọc bờ dốc cuối cùng 17 BỘ THU PHÁT SSB TRÊN FPGA Hình 8 Bộ lọc FIR Mỗi bộ lọc sử dụng hai khối RAMs cổng kép 18k Một cổng của RAM dữ liệu được dùng để lưu trữ các mẫu khi chúng đến Bộ đếm mẫu xác định địa chỉ được sử dụng và nó tăng sau mỗi lần viết Khi bộ lọc bắt đầu, nội dung của bộ đếm mẫu được lưu và sử dụng... hình của FPGA trong thẻ nhớ ngoài (MMC, compact flash) và MCU sẽ cấu hình lại FPGA ngay trong quá trình hoạt động mà không cần phải nạp lại chương trình Thậm chí nhiều FPGA còn có đặt tính cấu hình lại một phần của FPGA trong khi các phần khác vẫn hoạt động mà không cần phải reset lại FPGA 11 BỘ THU PHÁT SSB TRÊN FPGA Hình 5 Mô hình kết hợp FPGA và MCU Bài toán đặt ra là có nên kết hợp giữa FPGA và... truyền (TDI) được nhân với 08 trước khi được chuyển tới 21bits dưới của bộ phân biệt đầu tiên 7bits trên là bản sao của các bits dấu Đó là điều cần thiết vì giải pháp yêu cầu được phát triển bởi ít nhất 1 bit mỗi trạng thái Đầu ra bộ phân biệt 28bits đầy đủ sau đó bị dịch 16 BỘ THU PHÁT SSB TRÊN FPGA 0-15 bits và được đưa tới bộ tích hợp đầu tiên Điều này đưa ra phạm vi điều chỉnh mức tăng 2^18 hoặc... hiệu lỗi dùng trong tối ưu hóa lấy mẫu song song FSK và PSK Sự phát hiện null và bộ tương quan pha cung cấp phục hồi thời gian cho tiếp nhận OFDM Biến đổi Fourier nhanh FFT được cung cấp cho OFDM hoặc MFSK Nó di chuyển dữ liệu giữa 2 RAM trong khi chuyển đổi miền thời gian và tần số Vùng bộ đệm thời gian kết nối trực tiếp với tuner và bộ đệm tần số được đọc hoặc viết bởi CPU Khi nhận, mẫu I và Q của của... đặt dữ liệu trong RAM thứ hai và được chuyển đổi thành một loạt các mẫu trong RAM I/Q 21 BỘ THU PHÁT SSB TRÊN FPGA 2 Sơ đồ nguyên lí 2.1 Mô tả chung Phần cứng dựa trên Xilinx XC3S250E FPGA Lưu ý với XC3S500E cố cấu hình chân tương tự với gói TQFP 100 chân - PCB 2.5” x 2.4” - Xilinx XC3S500E FPGA - Một ADC 80Msps - Giao diện lớp vật lý(PHY) Ethrnet 100Mbps - Bộ nhớ flash 4 Megabit - Một cổng JTAG - Một... nhau để tạo đầu ra cuối cùng DAC 1.2 Các bộ lọc (Filters) Bộ lọc CIC có thể downsample hoặc upsample bởi một giá trị nguyên giữa 10 và 640, chuyển đổi giữa 80 Msps và 8000-125 ksps Một bộ lọc CIC được sử dụng vì nó có thể cung cấp sự tiêu thụ lớn và tỷ lệ nội suy trong khi chỉ sử dụng cộng và trừ Nó thực sự là một bộ lọc trung bình động 14 BỘ THU PHÁT SSB TRÊN FPGA , cái mà được tối ưu hoá để sử dụng