TRNG I HC CễNG NGHIP H NI Khoa Cụng Ngh Thụng Tin - - ti: PHN TCH KIN TRC V NGUYấN Lí LM VIC CA B VI S Lí 64 BT CA AMD Nhúm sinh viờn thc hin : Nhúm Lp: KHMT3-K6 H Ni, 2012 Nhúm sv thc hin: Nhúm3 lp:khmt3-k6 CHNG 1: LCH S CA AMD 64 BT 1.Lch s ca AMD64 AMD64 c thit k bi Hewlett Parkard nh mt s thay th cho kin trỳc IA64,c cụng b vo nm 1999 v hon thin k thut y vo nm 2000.Kin trỳc ca AMD64 nh s thay th hon ho ca AMD cng vi kh nng tớnh toỏn 64bit cho cỏc kin trỳc x86 hin cú.AMD64 da trờn b x lý Opteron,c phỏt hnh vo thỏng nm 2003 AMD ó lm cuc cỏch mng ln a vo nhõn b x lý A64 cụng ngh tht tuyt vi, ú l kh nng x lý 64bit v tớch hp luụn b iu khin b nh CHNG2: KIN TRC CA B VI S Lí AMD 64 BT X86-64 l kin trỳc 64 bớt m AMD ó phỏt trin cho h b vi s lớ hammer Khỏc vi kin trỳc IA 64 bớt c intel s dng cỏc b s lớ intanium, X86-64 da trờn kin trỳc X86-32 hin ti kin trỳc X86-32 trờn cho phộp chy cỏc ng dng 32 bitys m khụng cn phi biờn dch li v hiu xut khụng b suy gim nh chy ch mụ phng X84-32 trờn b vi s lớ intanium Ngoi nhng li th ca cỏc kin trỳc trc õy , cũn cú nhng tớnh nng tiờn tin khỏc Gii thut 64 bớt rt n gin : thờm vo ghi mt vi thyanh ghi mi v m rng cỏc ghi c cú ghi a dng mi c thờm vo, chỳng c s dng tronh model 64 bớt; v cỏc ghi c EAX, EBX c m rng t 32 bớt lờn 64 bớt tỏm ghi mi c thờm vo cỏc n v SSE h tr SSE2, vic tng hiu nng ca cỏc ng dng ti nguyờn h tr c m lnh 32 bớt v 64 bớt, kin trỳc X86-64 cho phộp b vi s lớ lm vic ch : Nhúm sv thc hin: Nhúm3 lp:khmt3-k6 ch sõu (long mode) a, ch 64 bớt: h tr a ch 64 bớt tht,8 ghi a dng 64 bớt mi, cỏc ghi GPR 64 pớt, tr lnh 64 bớt, khụng gian a ch liờn tc b, ch tng thớch: h tr tng thớch cho cỏc ng dng 16 hay 32 bớt, nú c thc hin da trờn nguyờn tỏc s dng cỏc phõn on mó riờng bit lm vic ch bo v ng dng s xem b vi s lớ nh CPU X86 thụng thng ch bo v h iu hnh s m nhn vc dch chuyn a ch, x lớ cỏch ngt v h thng cu trỳc d liu ch k tha (legacy mode): h tr tng thớch vi cỏc h iu hnh 16 bớt v 32 bớt Khi mode k tha , b vi s lớ s cú nhng chc nng ca mt CPU 32 bớt thụng thng, khụng cú bt kỡ lnh 64 pớt no Kiu hot ng ny cung cp ch tng thớch y nht vi tt c cỏc kin trỳc hin ti , bao gụm vic h tr cỏc phõn on b nh, cỏc ghi GPR v tr lnh 32 bớt Phng phỏp AMD Phng phỏp m bo thi gian phc v yờu cu vo s liu ca ngoi vi l ngn nhng thc hin bng phn mm Mi lnh u phi c thc hin qua cỏc giai on cú s tham gia ca vi s lớ.Trong mt s trng hp vớ d cn chuyn mt mng d liu cú c im ging gia cỏc b v cỏc ngoi vi nhanh nh mn hỡnh thỡ phng phỏp bng phn mm khụng nhanh ỏp ng cỏc yờu cu chuyn s liu rt cao Lỳc ny phi dựng phng phỏp bng phn cng,thay chng trỡnh thc hin chuyn s liu gia b nh v thit b ngoi vi m khụng thụng qua vi s lý Cỏch thc ny gi l truy nhp b nh trc tip AMD ( access memory direct) Lm nhim v iu khin quỏ trỡnh ny l chớp b tr AMD-8232 ,hay cũn c gi l AMD Vi phng phỏp AMD , tc truyn d lieeujchir b hn ch bi thoeif gian truy nhp ca b nh Vi s lớ khụng cn phi Nhúm sv thc hin: Nhúm3 lp:khmt3-k6 c, gii mó v thc hin cỏc lnh chuyn s liu, cỏ lnh iu chnh a ch v cỏ lnh kim tra di mng ó chuyn bit thi im kt thỳc Nú hon ton chuyn quyn diu khin bus cho chớp AMD v s kiu c truyn trc tip gia ngoi vi v b nh di s iu khin ca chớp ny 3.1 B iu khin b nh(Memory control) K t dũng K7 tr v trc, b iu khin b nh chipset cu bc m nhn, nhim v chớnh ca chipset cu bc l lm cu ni trung gian gia CPU v b nh chớnh thụng qua FontSideBus (FSB) Do ú v mt lý thuyt bus b nh s b gii hn theo bus ca CPU hay bus cua chipset, ú, bus b nh hin ó c y lờn rt cao, ta thng nghe núi n b nh DDR500,DDR550,DDR600 v cao hn na n dũng K8 - A64, AMD ó tớch hp luụn b iu khin b nh vo nhõn ca CPU (core) nờn cú th núi rng chng mc nao o bus b nh cao n bao nhiờu CPU u cú th ỏp ng c Bờn canh o viờc tich hp bụ iờu khiờn bụ nh gop phõn rõt ln viờc giam ang kờ ụ trờ cua d liờu khụng phai truyờn t CPU qua chipset cõu bc va ngc lai, ụng thi vt bo nut tht d liờu giup gia tng bng thụng gia CPU va bụ nh chinh (Edit bi linhVNDIY) Theo anh gia chu quan chinh iờu a gop phõn ang kờ viờc keo dai tuụi tho cua RAM DDRI, trc s canh tranh lm le thay thờ cua RAM DDRII 3.2 HyperTransport Technology (HTT) Cụng ngh HyperTransport l kt ni tc cc nhanh theo kiu im n im kt ni cỏc thnh phn trờn motherboard Cụng ngh ny c phỏt minh bi AMD v c ng dng nhng lnh vc ũi hi d liu c truyn i vi cng cao, tc ln v tr nh V AMD ó ng dng luụn cụng ngh ny vo b x lý A64 Nhúm sv thc hin: Nhúm3 lp:khmt3-k6 Bng cụng ngh HyperTransport, b x lý A64 s giao tip vi thnh phn chinh h thng la memory v chipset thụng qua HyperTransport bus (gi l HTT) Tuyờn giao tiờp gia CPU va chipset c goi vi tờn mi la HT bus Va iờm c biờt la tuyờn giao tiờp hoan toan ục lõp vi nhau, s thay ụi cua tuyờn bus se khụng gõy anh hng ờn bus va nguc lai Do o AMD a khụng goi HT bus la FSB na, mc du nhin bờ ngoai chung co ve giụng dong K7 tr vờ trc, FSB ong vai tro quan nhõt tục ụ cua hờ thụng, FSB thõp ụng nghia vi viờc ang s hu hờ thụng co tục ụ chõm A64 thi hoan toan khụng xay iờu nay, co thờ ban ang cai t HT bus mc thõp (thõp hn ca mc mc inh cua nha san xuõt chng han), nhng tục ụ cua toan bụ hờ thụng lai khụng thõp ti nao 4.H s nhõn Trong h thng A64 cú HSN khỏc cn quan tõm ú l : H s nhõn cua CPU Multiplier (hay cũn gi l CPU Ratio) HSN ny cú nhim v xỏc lp tc thc ca CPU (core speed) HSN ny ging nh cỏc dũng CPU K7 tr v trc Core speed s c xỏc nh qua cụng thc sau : Core speed = HTT x Multiplier Cn c vo HSN, cú th thy rng A64 c chia thnh dũng riờng bit: - dũng cao cp - AthlonFX : khụng b khúa HSN (unlocked), iu chnh HSN thoi mỏi theo cỏch ca ngi s dng - dũng ph thụng - Athlon64 : b khoỏ HSN na (Hafl locked), ch cú th iu chnh HSN gim xung so vi HSN chun ca CPU m thụi Nhúm sv thc hin: Nhúm3 lp:khmt3-k6 H s nhõn cua HT bus LDT (Lightning Data Transport) HSN LDT dựng xỏc lp tn s HT bus CPU giao tip vi chipset, HT bus c tớnh bng cụng thc sau : HT bus = HTT x LDT dong A64, co hờ thụng ụn inh va hiờu qua nhõt thi HT bus phai c cai t vi tõn sụ tụi a khoang 1.000Mhz Do o qua trinh s dung chung ta nờn cai t HTT va LDT mc ụ hp ly luụn am bao rng HT bus chay khoang 1.000Mhz Lõy vi du cu thờ : Vi HTT = 200Mhz, LDT = Vi HTT 200 - 250Mhz, LDT = Vi HTT 250 - 330Mhz, LDT = B chia Bụ chia nhm xac inh ty lờ gia HTT bus va Memory bus, c s dung trng hp memory bus khụng theo kip vi HTT bus, hay noi cach khac ta võn co thờ õy HTT bus lờn cao s dung bụ nh co tục ụ chõm thụng qua bụ chia Trờn hờ thụng A64 thụng thng co cac bụ chia sau : Divider 200 (bụ chia 1: 1) Divider 180 (bụ chia 9:10) Divider 166 (bụ chia 5: 6) Divider 150 (bụ chia 3: 4) Divider 140 (bụ chia 7:10) Divider 133 (bụ chia 2: 3) Divider 120 (bụ chia 3: 5) Divider 100 (bụ chia 1: 2) Nhúm sv thc hin: Nhúm3 lp:khmt3-k6 Cụng ngh Coolnquiet: Trc õy vic tng cng hiu nng b x lý luụn ng ngha vi vic tng giỏ in nng tiờu hao v ting n.Cụng ngh Coolnquiet ca AMD qua kim nghim thc t ó t hiu dng vic gim thiu ti a mc tiờu th in nng,giỳp h thng chy tht ờm mt thc thi cỏc chui lnh,ng thi gii nhit hiu qu to lờn mt mụi trng tht yờn tnh thụng thoỏng Phũng chng virus : c kớch hot s dng h iu hnh window XP SP2 tr lờn ,t ng ngn nga hin tng trn b m b virus tn cụng Tớch hp tm tn nhit trờn CPU: Bo v an ton cho CPU ,trỏnh hin tng m core trc õy ca dũng CPU AMD,tng tớnh gii nhit cho CPU vỡ cú mt tip xỳc ln vi b tn nhit Nhúm sv thc hin: Nhúm3 lp:khmt3-k6 CHNG 3: NGUYấN L LM VIC Hoạt động chíp điều khiển AMD Chíp AMD tạo địa , tín hiệu điều khiển đọc đọc/viết ngoại vi , tính số từ chuyển thông báo chuyển xong mảng số liệu cho vi xử lý Ta hình dung nh sơ đồ sau : Không gian Bộ nhớ Vi xử Lý AMD Không gian vào Hình 3-1:Các đờng liên hệ trực tiếp trình AMD BUS địa CPU BUS số liệu AMDC HOLD HRQ DRQ HLDA HACK DACK Thiết bị I/O DRQ Bộ nhớ DACK BUS điều khiển ,các tín hiệu IOR, IOW, MEMR, MEMW Hình 3-2: Sơ đồ nối AMD với nhớ, thiết bị ngoại vi vi xử lý Nhúm sv thc hin: Nhúm3 lp:khmt3-k6 Khi hoạt động AMD , ngoại vi ( ví dụ, điều khiển ổ đĩa) muốn gửi byte số liệu phơng pháp trớc hết phải gửi tín hiệu theo yêu cầu AMD DREQ tới lối vào (gọi kênh) chíp AMD Nếu kênh không bị che, chíp AMD đáp lại tín hiệu ghi nhận yêu cầu HRQ.Vi xử lý đáp ứng cách thả bus gửi tín hiệu ghi nhận HLDA tới AMD Khi AMD nhận đợc tín hiệu này, gửi đợc tín hiệu điều khiển chuyển mạch kể tới vị trí AMD chúng.Việc làm ngát xử lý khỏi bus nối AMD với bus Lúc AMD nhận quyền điều khiển bus gửi địa nhớ mà số liệu từ ngoại vi cần viết vào Tiếp theo gửi tín hiệu nhận AMD DACK0 tới ngoại vi để báo cáo cho ngoại vi sẵn sàng gửi tiếp số liệu Cuối cùng, chíp AMD hạ hai đờng IOR MEMW bus điều khiển tới mức lôgic thấp phép ngoại vi xuất byte số liệu viết vào nhớ Khi việc truyền số liệu hoàn tất, chip AMD lấy di tín hiệu yêu cầu HRQ thả bus Các chuyển mạch quay vị trí ban đầu cho phép xử lý nắm lại quyền điều khiển bus AMD yêu cầu Việc truyền số liệu AMD từ nhớ tới ngoại vi đợc thực theo cách tơng tự có điều chíp AMD lúc làm tích cực đờng điều khiển đọc nhớ MEMR đờng điều khiển số liệu IOW Thông thờng chip AMD chuyển lên tục mảng số liệu, nên có đếm số từ (word count register) cho kênh Sau chuyển đợc từ, nội dung đếm giảm 1, địa AMD đợc hiệu chỉnh lại (hoặc tăng giảm l) Khi nội dung đếm số từ 0, chip AMD thông báo kết thúc hoạt động AMD tín hiệu TC (terminal count) đợc tạo từ đếm số từ Kết thúc trình AMD, chip AMD đa theo tín hiệu yêu cầu treo HRQ trở mức tích cực (HRQ = 0) Có hai phơng pháp thực AMD: - Cách thứ xử lý chuyển nhợng bus cho AMD tự treo - Cách thứ hai AMD lấy chu kì Nhúm sv thc hin: Nhúm3 lp:khmt3-k6 Trong AMD tận dụng khoảng thời gian chu kì bus mà CPU không truy cập nhớ (khi CPU bật phát tín hiệu địa cho chu kì đọc huặc viết nhớ) để thực phép AMD Phơng pháp thứ hai đòi hỏi việc đồng thời gian nghiêm ngặt Ta có giản đồ thời gian phép AMD phơng pháp lấy chu kì Chip bổ trợ AMD-8237A 2.1 Sơ đồ nguyên lý: Vi mạch 8237A hãng Intel ví dụ điển hình chip điều khiển truy nhập nhớ trực tiếp AMD máy vi tính IBM PC Đó vi mạch gồm có 40 chân đợc chia làm hai hàng bên 20 chân Ta thấy nh hình sau: Nhúm sv thc hin: Nhúm3 10 lp:khmt3-k6 Tên ghi Độ dài( bit) số lợng Địa gốc Số từ gốc Địa tức thời Số từ tức thời Trạng thái Lệnh Tạm thời Chế độ Mặt nạ Yêu cầu AMD 16 16 16 16 8 4 4 4 1 1 2.3 Các ghi bên 8237 Các ghi chip đợc chia thành hai nhóm: nhóm ghi điều khiển, trạng thái nhóm ghi làm việc 2.4 Chu kỳ nghỉ Khi yêu cầu AMD, 8237 chu kỳ nghỉ cách liên tục thực trạng thái SI Nó kiểm tra đờng yêu cầu số liệu DQR vào tất chu kỳ đồng hồ, đồng thời kiểm tra chân chọn mạch CS để xem CPU có ý định gửi lệnh đến đọc/ghi thông số, trạng thái, chế độ AMD từ (hoặc vào) chip AMD hay không Nếu CS=0 HRQ = 0, 8237 tuân theo điều khiển chơng trình CPU A0-A3 Nhúm sv thc hin: Nhúm3 13 lp:khmt3-k6 đầu vào địa để chọn ghi 8237 Những ghi đợc ghi vào đọc tuỳ thuộc vào tín hiệu điều khiển đọc/ viết IORD IOWD CPU 2.5 Chu kì hoạt động Lúc chip AMD phát yêu cầu treo HRQ cho CPU Số liệu đợc chuyển AMD chu kỳ theo chế độ sau: - Chế độ chuyển từ (Single Transfer Mode) - Chế độ chuyển mảng (Bolock Transfer) - Chế độ chuyển theo nhu cầu (Đeman Transfer) - Chế độ ghép tầng (Cascade mode) 2.6 Các chế độ u tiên 8237 làm việc chế độ u tiên khác theo quy định từ phần mèm: - Chế độ u tiên cố định: kênh có mức u tiên cao nhất, kênh có mức thấp - Chế độ u tiên vòng: kênh vừa phục vụ có mức u tiên thấp nhất, lúc lập chế độ kênh mức cao 2.7 Làm việc với vi xử lý 8237 làm việc hai chế độ u tiên khác theo quy định phần mềm từ CPU là: chế độ u tiên cố định: kênh có mức u tiên cao nhất, kênh có mức thấp chế độ u tiên vòng: kênh Nhúm sv thc hin: Nhúm3 14 lp:khmt3-k6 vừa phục vụ có mức u tiên thấp nhất, lúc lập chế độ kênh mức cao Trớc để AMD làm việc, chơng trình cần phải lập cho cho chế độ u tiên, mặt nạ (che) cho kênh, v.v quy định cho kênh địa AMD, đọ dài mảng (số đếm từ) cách ghi vào ghi 8237 theo quy định Trong trình hoạt động, 8237 cập nhật trạng thái vào ghi trạng thái để vi xử lý độc thời điểm Thông tin trạng thái cho biết kênh AMD đạt đến số đém kết thúc TC (terminal count) tức chuyển xong mảng số liệu có độ dài quy định ghi số đếm từ gốc, bị bắt buộc kết thúc chuyển tác động tín hiệu EOP vhờ phục vụ kênh có 8237 nhận thực hai lệnh phần mềm vi xử lý: Lệnh xoá mạch lật bên nhằm để đa trạng thái ban đầu trớc đọc học đợc viết địa số đếm từ vào 8237, Lệnh xoá toàn có chức nh RESET lạnh: tất ghi lệnh, trạng thái, yêu cầu mạch lật bị xoá, ghi mặt nạ đợc lập 8237 chuyển sang chu kì nghỉ Thanh ghi yêu cầu AMD: Hình 3-4: Thanh ghi yêu cầu AMD Thanh ghi lệnh: Nhúm sv thc hin: Nhúm3 15 lp:khmt3-k6 Hình3- 5: Thanh ghi lệnh Thanh ghi chế độ : Hình 3-6 :Thanh ghi chế độ Thanh ghi mặt nạ : Hình 3-7: ghi mặt n Nhúm sv thc hin: Nhúm3 16 lp:khmt3-k6 Định dạng cho ghi Kênh Thanh ghi Địa gốc tức thời Địa tức thời Đọc /viết Viết Đọc Số từ gốc tức thời Viết Số từ tức thời Đọc Địa gốc tức thời Viết Đọc Địa tức thời Viết Số từ gốc tức thời Nhúm sv thc hin: Nhúm3 CS TOR IOW A3 A2 A1 A0 Mạch lật Bus số liệu DB0-DB7 0 0 0 A0-A7 0 0 A8-A15 0 0 0 A0-A7 0 0 0 A8-A15 0 0 W0-W7 0 0 1 W8-W15 0 0 W0-W7 0 0 1 W8-W15 0 0 A0-A7 0 1 A8-A15 0 0 0 A0-A7 0 0 1 A8-A15 0 1 W0-W7 0 1 W8-W15 17 lp:khmt3-k6 Số từ tức thời Địa gốc tức thời Địa tức thời Số từ gốc tức thời Số từ tức thời Đọc Viết Đọc Viết Đọc Địa gốc tức thời Viết Địa tức thời Đọc Số từ gốc tức thời Viết Số từ tức thời Đọc 0 0 1 W0-W7 0 0 1 W8-W15 0 0 A0-A7 0 0 A8-A15 0 1 0 A0-A7 0 1 0 A8-A15 0 1 W0-W7 0 1 W8-W15 0 1 W0-W7 0 1 1 W8-W15 0 1 0 A0-A7 0 1 A8-A15 0 1 0 A0-A7 0 1 1 A8-A15 0 1 W0-W7 0 1 1 W8-W15 0 1 1 W0-W7 0 1 1 W8-W15 Bng 3-1:nh dang cho cỏc ghi Các lệnh chip AMD-8237A Nhúm sv thc hin: Nhúm3 18 lp:khmt3-k6 Tín hiệu A3 A2 A1 1 IOW Lệnh A0 OR 0 Đọc ghi trang thái 0 1 Nạp ghi lệnh 0 1 không hợp lệ 0 1 Nạp ghi yêu cầu AMD 1 0 không hợp lệ 1 Ghi bit cho ghi mặt na 1 1 không hợp lệ 1 1 Nạp ghi chế độ 1 0 không hợp lệ 1 0 Xoá mạch lật xong 1 1 Đọc ghi tạm thời 1 1 RESET AMD 1 0 không hợp lệ 1 1 không hợp lệ 1 1 không hợp lệ 1 1 1 Ghi toàn ghi mặt na Bng 3-2: cỏc lnh ca chip AMD-8237A Trong CPXC chip AMD có khả phục vụ ngoại vi bit((các thiết bị có ghi bit) Trong máy PC AT (16 Nhúm sv thc hin: Nhúm3 19 lp:khmt3-k6 bit) có thêm chip AMD gọi chủ (master) đợc nối với vi xử lý Các chân HRQ HLDA chip AMD tớ đợc nối với kênh chip chủ để để nhằm cho kênh từ 0-3 có mức u tiên kênh chip chủ Các kênh 0-3 chủ đợc quy ức kênh AMD từ 4-7 máy AT Bốn kênh chip tớ phục vụ cho ngoại vi bit, kênh tùe đến không sử dụng đợc cấu hình cho thiết bị 16 bit Dới liệt kê địa vào/ ghi điều khiển trạng thái AMD -8237A AMD (1) 08h 08h 09h 0Ah 0Bh 0Fh AMD (2) Đọc/viết (R/W) Thanh ghi D0h R trạng thái D0h W lệnh D2h W yêu cầu AMD D4h W che kênh D6h R chế độ AMD DEh W mặt nạ chỳ thớch: (1): chủ PC/XT, tớ AT (2): chủ AT Các địa vào/ra ghi địa đếm số từ đợc liệt kê dới đây: AMD (1) 00h 01h 02h 03h 04h 05h 06h 07h AMD(2) C0h C1h C2h C3h C4h C5h C6h C7h Thanh ghi địa kênh 0/4 đếm kênh 0/4 địa kênh 1/5 đếm kênh 1/5 địa kênh 2/6 đếm kênh 2/6 địa kênh 3/7 đếm kênh 3/7 chỳ thớch: Nhúm sv thc hin: Nhúm3 20 lp:khmt3-k6 (1): chủ PC/XT, tớ AT (2): chủ AT Chơng trình sau ví dụ việc truyền số liệu từ khối nhớ có dải địa từ 10000h đến 13FFFh tớ khối nhớ có dải địa từ 14000h tới 17FFFh LATCHB EQU 10H chốt (B) CLEAR_FL EQU 70H địa F/L mạch lật CHO_ADD EQU 70H địa kênh CH1_ADD EQU 72H địa kênh CH1_CNT EQU 73H đếm kênh MODE EQU 78H địa ghi chế độ CMMD EQU 78H địa ghi lệnh MASKS EQU 74H địa ghi mặt nạ REQ EQU 75H địa ghi yêu cầu STATUS EQU 78H địa ghi trạng thái ịa khối liệu cần truyền: ES:DI địa nơi đến CX số byte cần chuyển - ghi ra: - ghi vào: ES:SI ịa khối liệu cần truyền : ES:DI địa nơi đến CX số byte cần chuyển TRANSFER PROG FAR PUSH AX Lập trình cho LatchB : MOV AX,ES MOV AL,AH SHR AL,1 SHR AL,1 SHR AL,1 SHR AL,1 OUT LatchB,AL Nhúm sv thc hin: Nhúm3 21 lp:khmt3-k6 Xóa mạch lật: OUT CLEAR_FL,AL ặt địa nguồn vào kênh : MOV AX,SI OUT CH0_ADD,AL MOV AL,AH OUT CH0_ADD,AL ặt địa đích vào kênh 1: MOV AX,DI OUT CH1_ADD,AL MOV AL,AH OUT CH1_ADD,AL Chỉ định số byte cần chuyển: MOV AX,CX DEC AX OUT CH1_CNT,AL ặt chế độ: MOV AL,88H OUT MODE,AL MOV AL,85H OUT MODE,AL Cho phép việc truyền: MOV AL,1 OUT CMMD,AL Bỏ mặt nạ che kênh 1: MOV AL,0EH OUT ASKS,AL Yêu cầu AMD: MOV AL,04 OUT REQ,AL AGAIN AL,0EH IN AL, STATUS TEST AL,1 JZ AGAI Kết thúc thủ tục truyền: POP AX Nhúm sv thc hin: Nhúm3 22 lp:khmt3-k6 RET ENDP Athlon v hammer: ging v khỏc Mc du b vi s lớ hammer c AMD gi l BXL th h th 8k8, thc cht kin trỳc mi l s phỏt trin logic ca th h kin trỳc k7 nu bn ó tng bit qua th h cu trỳc ca k7 hn bn nhn thy kin trỳc hammer rt ging k7, iu ú cú ngha l cỏc lch hammer va athlon c s lớ cựng mt cỏch , tt nhiờn l nu khụng xột n s h tr ca cỏc lch v ghi 64 bớt Xem k hn, nhõn ca b s lớ k8 cú nhng thay i ỏng k : - b m cp 1(L1) khụng thay i, vvaanr l 128 kb:64 kb cho d liu v 64 kb cho lch - dung lng ti a ca b m cp (L2) gim t 8MB xung cún 1MB Hammmer c nh hng vũa th trng nỏy ch, tng hp cn b m ln hn, AMD s s dng b m cp 3(L3) - cỏc ng ng (pipeline) ln hn cho phộp hammer hot ng tn s xung nhp coa hn so vi athlon - hammer cú trang b b d oỏn nhỏnh (BPU- branch prediction unit) c ci tin - BXL k8 cú b m TLB ln hn Chỳng ta hóy xem xột chi tit mt s ci tin : trc ht l v pipeline, pepiline ó cho thy tm quan trng ca pepiline Nh cú pepiline di hn,pepiline cú th lm vic s li cc nhanh m cỏc BXL dựng kin trỳc khỏc khụng t c, nhiờn kh nng tiờn oỏn nhanh lch khụng mnh m nờn khụng tn dng ht kh nng ca pepiline, dn n hiu xut khụng cao ú chớnh l lớ ti AMD ch tng kớch thc ca pepiline mt ớt. s dng hiu qu phn pepiline m rng, AMD chia nh tin trỡnh ly lch t b m v tin trỡnh gii mó lnh thnh cỏc tỏc v n gin c thc hin bi lừi BXL AMD xem trng vic tiờn oỏn chớnh xỏc hn l tng kh nng tớnh toỏn song song nhiu nhỏnh lnh nh h b x lớ itanium ca intel Cựng vi pepiline di hn, AMD cũn thit k cho hammer mt BPU c ci tin nhm n nhng cụng vic tớnh toỏn phc ú chớnh l lớ ti b m c ch to ln gp ln so vi b m tng ng ca BXL athlon Nh vy BPU ca hammer nh c Nhúm sv thc hin: Nhúm3 23 lp:khmt3-k6 nhiu nhỏnh lnh hn v tiờn oỏn cỏc nhỏnh tng lai Ngoi cũn cú b tớnh a ch nhỏnh h tr tớnh toỏn a ch nhỏnh k nhanh v chớnh sỏc Chỳng ta ó xem xột v nhng ci tin nhm nõng cao hiu xut lm vic ca BXL vi mó lnh, gi chỳng ta hóy tỡm hiu v mt d liu dc bit nhng thay i liờn quan n b m TLB TLB l mt b m c bit b vi s lớ dựng vic dch a ch d liu o thnh a ch vt lớ TLB gia li kt qu ca ln trc, nh vic dch chuyn cỏc a ch d liu ó dung trc õy s nhanh hn Mt c bit na l cỏch thc s dng TLB hammer cho phộp chuyn i cc nhanh gia cỏc tỏc v thụng thng h iu hnh chuyn sang mt tỏc v khỏc, TLB s b xúa Trong trng hp cụng vic cú yờu cu cao, h thng chuyn i gia cỏc tỏc v rt thng xuyờn v BXL phi xúa v in li TLB liờn tc , iu ny lm nh hng n hiu xut hammer cú kh nng khụi phc nhanh TLB nh gỏn mt mó xỏc nh nht cho mi tỏc v v lu gia li d liu TLB ca nú õy l lớ ti b m TLB ca L2 hammer tng gp ln so vi athlon XP CPU hai nhõn ca AMD Nhng CPU hai nhõn ca AMD c gii thiu sau so vi cỏc CPU hai nhõn ca Intel Trc cỏc CPU a nhõn ca AMD xut hin thỡ dũng sn phm Athlon 64 ca AMD ó khỏ thnh cụng AMD ó bt u phỏt trin cỏc CPU 64 bit bt u t nm 2003 trờn nn cu trỳc 32 bit-x86 v ó c s dng rng rói trờn cỏc mỏy ch, mỏy trm v mỏy tớnh cỏ nhõn bn Vo thỏng nm 2005 nhng CPU Athlon 64 X2 hai nhõn u tiờn ca AMD xut hin Althlon 64 X2 ó cú hai loi theo tng mó riờng nh sau: Cache L2 dung lng MB (ng vi 512 KB cho mi nhõn) mó: Manchester Cache L2 dung lng MB (ng vi MB cho mi nhõn) mó: Toledo Cựng vi cỏc c tớnh khỏc bao gm: Nhúm sv thc hin: Nhúm3 24 lp:khmt3-k6 Tc x lý thc t CPU t 2,2 GHz n 2,4 GHz Sn xut trờn cụng ngh 90 nm (nanomet) GHz HyperTransport S dng Socket 939 CHNG 4: NHNG YU T NH HNG TI TC CA B VI S L 1.Bng thụng (bandwidth) u tiờn chỳng ta s tỡm hiu xem A64 m c th l A64 socket 939 cú kh nng cung cp bng thụng cho h thng bao nhiờu nhộ Bng thụng giao tip gia CPU v Chipset nForce3 250 s dng ng link HyperTransport cho vic chuyn d liu ng thi lờn (upstream) v xung (downstream) giao tip vi CPU Mi ng lờn v xung cú giao tip 16bit v t tc 1.000 Mhz/s Do ú ta cú th tớnh c bng thụng gia CPU v chipset thụng qua cụng thc sau : [(2 x 16bit) x (2 x 1.000Mhz/s)] /8bit = 8.000MB/s(1) Bng thụng giao tip gia CPU v b nh chớnh (Bandwidth Memory) A64 socket 939 s dng kờnh b nh ụi (Dual Memory), mi kờnh cú giao tip 64bit v b nh DDR (Double Data Rate) hot ng vi tn s 400Mhz/s Do ú ta cú th tớnh c bng thụng gia CPU v b nh chớnh thụng qua cụng thc sau : [(2 x 64bit) x (2 x 200Mhz/s)] /8bit = 6.400MB/s (2) T (1) v (2) ta cú th thy rng tng bng thụng m A64 socket 939 cú th ỏp ng c cho ton b h thng l 14.400Mb/s ~ 14,4GB/s 2.nh hng ca HT bus ờn Bandwidth ca chipset Nhúm sv thc hin: Nhúm3 25 lp:khmt3-k6 Nh ó nờu phn trờn HT bus chu nh hng ca HSN LDT v HTT, v HT bus s hot ng n nh v hiu qu tn s ti a khong 1.000Mhz Trong h thng A64 thụng thng mi ngi s c gng y HTT lờn cao t bng thụng b nh cao, m bo va t HTT cao va cú HT bus khong 1.000Mhz, ta phi gim HSN LDT Trc xem xột s nh hng ca HT bus lờn h thng, ta s tỡm hiu xem bng thụng m chipset cn n nh th no nhộ Gi nh rng chipset s cung cp bandwidth ti a cho ton b h thng (cỏc thnh phn khỏc trờn mobo), ta cú mc bandwidth ti a nh sau : Thit b Max bandwidth Din gii kờnh IDE 133 - 266MB/s (133MB/s x kờnh)) kờnh USB 2.0 480MB/s ((480Mbit/s : 8bit) x kờnh)) kờnh PCI 2.2 -105MB/s ( 21MB/s x kờnh) kờnh SATA 150 -600MB/s (150MB/s x kờnh)) kờnh AGP 8X 2.100MB/s kờnh 1394a -100MB/s ((400Mbit/s : 8bit) x kờnh)) kờnh Gigabit 250MB/s Nhúm sv thc hin: Nhúm3 26 lp:khmt3-k6 Tài Liệu tham khảo Cấu trúc máy vi tính -Trần Quang Vinh Giáo trình kiến trúc máu tính -Vơng Quốc Dũng Ebook AMD-64 - Intel Kin trỳc mỏy vi tớnh Nguyn ỡnh Vit NXB H Quc Gia H Ni Giỏo trỡnh kin trỳc mỏy tớnh - Nguyn Minh Tun khoa CNTT H khoa hc t nhiờn Kin trỳc mỏy vi tớnh NXB giỏo dc K thut vi s lý Vn Th Minh NXB KHKT Nhúm sv thc hin: Nhúm3 27 lp:khmt3-k6 [...]... thị rằng chip AMD đang đọc số liệu từ ngoại vi địa chỉ cảng IOW: AMD đang vi t số liệu tới ngoại vi qua cảng MEMR: số liệu đợc đọc từ bộ nhớ chính MEMW:số liệu đang đợc vi t ở bộ nhớ chính READY: tín hiệu vào từ bộ nhớ hoặc ngoại vi HLDA: CPU hoặc bus master báo cho biết nó đã bus cho AMD rời khỏi ADSTB: nhận byte cao vào chốt địa chỉ ngoài của DAM AEN: kích hoạt chốt địa chỉ của AMD HQR: tín... HRQ và HLDA của chip AMD tớ đợc nối với kênh 0 của chip chủ để để nhằm cho các kênh từ 0-3 có mức u tiên hơn 3 kênh của chip chủ Các kênh 0-3 của chủ đợc quy ức là kênh AMD từ 4-7 của máy AT Bốn kênh của chip tớ phục vụ cho ngoại vi 8 bit, trong khi đó 3 kênh tùe 5 đến 7 không sử dụng đợc cấu hình cho các thiết bị 16 bit Dới đây là liệt kê địa chỉ vào/ ra thanh ghi điều khiển và trạng thái của AMD. .. Nhúm sv thc hin: Nhúm3 26 lp:khmt3-k6 Tài Liệu tham khảo Cấu trúc máy vi tính -Trần Quang Vinh Giáo trình kiến trúc máu tính -Vơng Quốc Dũng Ebook AMD -64 - Intel Kin trỳc mỏy vi tớnh Nguyn ỡnh Vit NXB H Quc Gia H Ni Giỏo trỡnh kin trỳc mỏy tớnh - Nguyn Minh Tun khoa CNTT H khoa hc t nhiờn Kin trỳc mỏy vi tớnh NXB giỏo dc K thut vi s lý Vn Th Minh NXB KHKT Nhúm sv thc hin: Nhúm3 27 lp:khmt3-k6... tầng (Cascade mode) 2.6 Các chế độ u tiên 8237 có thể làm vi c ở 2 chế độ u tiên khác nhau theo quy định từ phần mèm: - Chế độ u tiên cố định: kênh 0 có mức u tiên cao nhất, kênh 3 có mức thấp nhất - Chế độ u tiên vòng: kênh vừa phục vụ sẽ có mức u tiên thấp nhất, lúc mới lập chế độ kênh 0 ở mức cao nhất 2.7 Làm vi c với vi xử lý 8237 có thể làm vi c một trong hai chế độ u tiên khác nhau theo quy định...Hình3 - 3: Sơ đồ khối chíp AMD- 8237 AMD- 8237A gồm 3 khối chính : - Khối điều khiển và phân chia thời gian cho các hoạt động bên trong và tạo tín hiệu điều khiển cho bên ngoài - Khối điều khiển mã lệnh do CPU đa tới trớc khi phục vụ AMD và giảI mã từ điều khiển chế độ để chọn điều kiểu AMD - Khối mã hoá đàu tiên làm trọng tài yêu tiên giải quyết u tiên cho những kênh AMD yêu cầu phục vụ trong cùng... khiển, trạng thái và nhóm các thanh ghi làm vi c 2.4 Chu kỳ nghỉ Khi không có yêu cầu AMD, 8237 ở chu kỳ nghỉ bằng cách liên tục thực hiện trạng thái SI Nó kiểm tra các đờng yêu cầu số liệu DQR vào tất cả các chu kỳ đồng hồ, đồng thời kiểm tra chân chọn mạch CS để xem CPU có ý định gửi lệnh đến hoặc đọc/ghi thông số, trạng thái, chế độ AMD từ (hoặc vào) chip AMD hay không Nếu CS=0 và HRQ = 0, 8237 tuân... khiển và trạng thái của AMD -8237A AMD (1) 08h 08h 09h 0Ah 0Bh 0Fh AMD (2) Đọc /vi t (R/W) Thanh ghi D0h R trạng thái D0h W lệnh D2h W yêu cầu AMD D4h W che kênh D6h R chế độ AMD DEh W mặt nạ chỳ thớch: (1): chủ trong PC/XT, tớ trong AT (2): chủ trong AT Các địa chỉ vào/ra của thanh ghi địa chỉ và đếm số từ đợc liệt kê dới đây: AMD (1) 00h 01h 02h 03h 04h 05h 06h 07h AMD( 2) C0h C1h C2h C3h C4h C5h C6h... 8237 tuân theo sự điều khiển bằng chơng trình của CPU A0-A3 là Nhúm sv thc hin: Nhúm3 13 lp:khmt3-k6 những đầu vào địa chỉ để chọn các thanh ghi trong của 8237 Những thanh ghi này đợc ghi vào hoặc đọc ra tuỳ thuộc vào tín hiệu điều khiển đọc/ vi t IORD và IOWD của CPU 2.5 Chu kì hoạt động Lúc này chip AMD phát yêu cầu treo HRQ cho CPU Số liệu đợc chuyển bằng AMD trong những chu kỳ này theo một trong những... Hình 3-7: thanh ghi mặt n Nhúm sv thc hin: Nhúm3 16 lp:khmt3-k6 Định dạng cho các thanh ghi Kênh Thanh ghi Địa chỉ gốc và tức thời Địa chỉ tức thời 0 Đọc /vi t Vi t Đọc Số từ gốc và tức thời Vi t Số từ tức thời Đọc Địa chỉ gốc và tức thời Vi t Đọc 1 Địa chỉ tức thời Vi t Số từ gốc và tức thời Nhúm sv thc hin: Nhúm3 CS TOR IOW A3 A2 A1 A0 Mạch lật trong Bus số liệu DB0-DB7 0 1 0 0 0 0 0 0 A0-A7 0 1... khi cỏc CPU a nhõn ca AMD xut hin thỡ dũng sn phm Athlon 64 ca AMD ó khỏ thnh cụng AMD ó bt u phỏt trin cỏc CPU 64 bit bt u t nm 2003 trờn nn cu trỳc 32 bit-x86 v ó c s dng rng rói trờn cỏc mỏy ch, mỏy trm v mỏy tớnh cỏ nhõn bn Vo thỏng 5 nm 2005 nhng CPU Athlon 64 X2 hai nhõn u tiờn ca AMD xut hin Althlon 64 X2 ó cú hai loi theo tng mó riờng nh sau: Cache L2 dung lng 1 MB (ng vi 512 KB cho mi nhõn)