BỘ KHOA HỌC VÀ CÔNG NGHỆ Chương trình KH&CN trọng điểm cấp nhà nước KC.01/11-15 “Nghiên cứu ứng dụng và phát triển công nghệ Thông tin và Truyền thông” BÁO CÁO TỔNG KẾT ĐỀ TÀI “THIẾT KẾ VÀ HIỆN THỰC MỘT SỐ LÕI IP CHUYÊN DỤNG CHO CÁC HỆ MÃ CÔNG KHAI VÀ MÃ DÒNG THỰC HIỆN TRÊN FPGA” - Mã số KC.01.TN16/11-15 Chủ nhiệm đề tài: PGS.TS. Nguyễn Đình Thúc Cơ quan chủ trì: Trường ĐH Khoa học Tự nhiên, ĐHQG Tp. HCM Tháng 1 năm 2013 i MỤC LỤC Chương 1. Thiết kế và thực hiện một số lõi IP chuyên dụng cho các hệ mã công khai và mã dòng thực hiện trên FPGA 1 1.1. Mở đầu 1 1.2. Mục tiêu đề tài và nội dung thực hiện 4 1.2.1. Mục tiêu đề tài 4 1.2.2. Nội dung thực hiện 5 1.3. Sản phẩm và kết quả thực hiện 6 1.4. Bố cục báo cáo 7 2.1. Định lý RSA 9 Chương 2: Mã công khai – RSA 9 2.2. Nhị phân hóa phép cộng và nghịch đảo modulo 10 2.2.1. Thuật toán 10 2.2.1.1. Cơ sở toán học 10 2.2.1.2. Nhị phân hóa phép nghịch đảo modulo 12 2.2.1.3. Tính hiệu quả và khả năng cứng hóa của thuật toán 15 2.3. Phép nhân nhanh modulo và phép lũy thừa nhanh modulo. 15 2.3.1. Phép toán trên vành ℤm 15 2.3.2. Thuật toán 17 2.3.2.1. Phép nhân nhanh modulo 17 2.3.2.1.1. Giới thiệu 17 2.3.2.1.2. Trình bày thuật toán 18 2.3.2.2. Phép lũy thừa nhanh modulo 19 2.3.2.3. Ví dụ 20 2.3.2.4. Tính hiệu quả và khả năng cứng hóa của thuật toán 21 2.4. Xây dựng giải thuật sinh số nguyên tố an toàn và hiệu quả 21 2.4.1. Cơ sở toán học 21 2.4.2. Thuật toán 24 2.4.2.1. Thuật toán phát sinh số nguyên tố ngẫu nhiên 24 2.4.2.2. Thuật toán phát sinh số nguyên tố ngẫu nhiên cải tiến 24 2.4.2.3. Thuật toán phát sinh số nguyên tố mạnh Gordon 24 2.4.2.4. Thuật toán kiểm tra số nguyên tố - Thuật toán Rabin-Miller 25 ii 2.4.3. Tính hiệu quả của thuật toán 27 2.5. Phân tích và xây dựng thuật giải sinh khóa RSA 27 2.5.1. Cơ sở toán học 27 2.5.2. Thuật toán 30 2.5.3. Tính hiệu quả và khả năng cứng hóa của thuật toán 31 2.6. Nhị phân hóa hệ mã RSA. 31 2.6.1. Thuật toán 31 2.6.1.1. Mô hình các module cài đặt RSA 31 2.6.1.2. Chi tiết cài đặt RSA 32 2.6.2. Tính hiệu quả của thuật toán được thể hiện qua kết quả thử nghiệm sau: 33 2.7. Chương trình mô phỏng phần mềm và đánh giá RSA. 33 2.7.1. Giới thiệu 33 2.7.2. Phân tích thực nghiệm RSA 34 2.7.2.1. Sinh khóa RSA 34 2.7.2.2. Mã hóa và giải mã 36 2.7.2.3. Ký và xác thực chữ ký 37 2.7.3. Thám mã RSA 39 2.7.3.1. Giới thiệu 39 2.7.3.2. Phân tích ra thừa số dùng phương pháp Pollar 39 2.7.3.3. Tấn công phục hồi khóa bí mật kích thước nhỏ 40 Chương 3: Mã dòng – ZUC 42 3.1. Giới thiệu 42 3.2. Nghiên cứu và mô phỏng hệ mã ZUC 43 3.2.1. Giới thiệu 43 3.2.2. Mã ZUC 44 3.3. Thiết kế SBox 45 3.3.1. Mở đầu 45 3.3.2. Biểu diễn cấu trúc toán học của S-Box 46 3.3.2.1. Cơ sở toán học 46 3.3.2.2. Kiến trúc S-Box 47 3.3.2.3. Đánh giá 47 3.3.3. Thiết lập tiêu chí S-Box an toàn qua các kỹ thuật thám mã 48 3.3.3.1. Thám mã phân biệt tuyến tính 48 3.3.3.2. Thám mã SOBER-t32 và SNOW 2.0 (các hệ mã có cấu trúc tương tự ZUC) 49 iii 3.3.3.2.1. SOBER-t32 49 3.3.3.2.2. SNOW 2.0 50 3.3.3.2.3. Kết quả SOBER-t32 52 3.3.3.2.4. Kết quả SNOW 2.0 52 3.3.3.3. Tạo và kiểm định chuỗi ngẫu nhiên 53 3.3.3.3.1. Giới thiệu 53 3.3.3.3.2. Phương pháp 53 3.3.3.3.3. Kết quả 54 3.4. Xây dựng bộ sinh khóa dòng cho ZUC. 54 3.5. Nhị phân hóa hệ mã ZUC 54 3.5.1. Thuật giải 54 3.5.2. Cài đặt của các phần chính 56 3.5.3. Phân tích tính đúng đắn, hiệu quả và khả năng cứng hóa của thuật giải 60 3.5.4. Mô hình cài đặt 61 3.6. Mô phỏng phần mềm và đánh giá ZUC 62 3.6.1. Kiểm tra tính ngẫu nhiên của chuỗi số sinh bởi ZUC 62 3.6.2. Phân tích cấu trúc ZUC 67 Chương 4: Quy trình thiết kế lõi IP 68 4.1. Quy trình tổng quát thiết kế lõi IP cho FPGA 68 4.1.1. Đặc tả thiết kế: 69 4.1.2. Xây dựng mô hình thiết kế 69 4.1.3. Hiện thực mô hình bằng ngôn ngữ phần cứng 70 4.1.4. Kiểm tra chức năng của thiết kế 71 4.1.5. Tổng hợp thiết kế thành mức cổng 72 4.1.6. Kiểm tra thời gian của thiết kế 73 4.1.7. Kiểm tra trên FPGA 73 4.2. Minh họa với quy trình thiết kế lõi IP RSA 74 4.2.1. Đặc tả thiết kế RSA 74 4.2.2. Xây dựng mô hình thiết kế RSA 76 4.2.3. Hiện thực mô hình RSA bằng ngôn ngữ phần cứng 79 4.2.4. Kiểm tra chức năng của thiết kế RSA 81 4.2.5. Tổng hợp thiết kế RSA thành mức cổng 83 4.2.6. Kiểm tra thời gian của thiết kế RSA 84 4.2.7. Kiểm tra thiết kế RSA trên FPGA 86 iv 4.3. Kết luận 87 Chương 5: Các Lõi IP Chuyên Dụng 88 5.1. Các lõi phụ trợ tính toán MAP-Coprocessor 89 5.1.1. Khối Mod2048 89 5.1.1.1. Đặc tả thiết kế 89 5.1.1.2. Xây dựng mô hình thiết kế 90 5.1.1.3. Kiểm tra chức năng của thiết kế 103 5.1.1.4. Kiểm tra thời gian trên FPGA 108 5.1.2. Khối Mul1024 110 5.1.2.1. Đặc tả thiết kế 110 5.1.2.2. Xây dựng mô hình thiết kế 111 5.1.2.3. Kiểm tra chức năng của thiết kế 117 5.1.2.4. Tổng hợp thiết kế trên FPGA 120 5.1.2.5. Kiểm tra thời gian trên FPGA 122 5.2. Lõi IP RSA-Coprocessor 124 5.2.1. Đặc tả thiết kế 124 5.2.2. Xây dựng mô hình thiết kế 127 5.2.2.1. Khối RegA 130 5.2.2.2. Khối RegB 130 5.2.2.3. Khối RegN 131 5.2.2.4. Khối RegN0 132 5.2.2.5. Khối RegZ1 132 5.2.2.6. Khối MonModInverse 133 5.2.2.7. Khối MonPro 134 5.2.3. Kiểm tra chức năng của thiết kế 134 5.2.4. Tổng hợp thiết kế trên FPGA 137 5.2.4.1. Cyclone IV 137 5.2.4.2. Aria II 138 5.2.4.3. Stratix III 138 5.2.4.4. Stratix IV 139 5.2.4.5. Tổng hợp 139 5.2.5. Kiểm tra thời gian của thiết kế trên FPGA 140 5.2.5.1. Cyclone IV 140 5.2.5.2. Aria II 140 v 5.2.5.3. Stratix III 140 5.2.5.4. Stratix IV 140 5.2.5.5. Tổng hợp 141 5.2.6. Kiểm tra thiết kế trên các loại FPGA 141 5.2.6.1. Chức năng 141 5.2.6.2. Thời gian đáp ứng 142 5.3. Lõi IP ZUC-Coprocessor 144 5.3.1. Đặc tả thiết kế 144 5.3.2. Xây dựng mô hình thiết kế 146 5.3.2.1. Khởi tạo 148 5.3.2.2. BitReorganization 149 5.3.2.3. Dịch thanh ghi hồi đáp tuyến tính 150 5.3.2.4. Module hàm tuyến tính L1 150 5.3.2.5. Module hàm tuyến tính L2 151 5.3.2.6. Giá trị khởi tạo cho mảng hằng D trong bước khởi động khóa (Ek_d) 151 5.3.2.7. S-Box S0 152 5.3.2.8. S-Box S1 154 5.3.3. Kiểm tra chức năng của thiết kế 156 5.3.3.1. Testbench 157 5.3.3.2. Dạng sóng 157 5.3.4. Tổng hợp thiết kế trên FPGA 159 5.3.4.1. Cyclone IV 159 5.3.4.2. Aria II 160 5.3.4.3. Stratix III 160 5.3.4.4. Stratix IV 161 5.3.4.5. Tổng hợp 161 5.3.5. Kiểm tra thời gian trên FPGA 162 5.3.5.1. Cyclone IV 162 5.3.5.2. Aria II 162 5.3.5.3. Stratix III 162 5.3.5.4. Stratix IV 163 5.3.5.5. Tổng hợp 163 5.3.6. Kiểm tra thiết kế trên các loại FPGA 163 5.3.6.1. Chức năng 163 vi 5.3.6.2. Thời gian đáp ứng 164 5.4. Hệ thống demo truyền video có mã hóa 166 5.4.1. Mã Key ZUC bằng RSA (software) 167 5.4.2. Truyền eKey và giải mã eKey bằng IP RSA (hardware) 168 5.4.3. Chuẩn bị ảnh/video mã hóa ZUC với Key ZUC (software) 171 5.4.4. Truyền ảnh/video mã và tiến hành giải mã và hiển thị (hardware) 173 5.5. Kết luận 178 5.5.1. Lõi IP RSA 178 5.5.2. Lõi IP ZUC 179 5.5.3. Đối chiếu kết quả đã đăng ký 181 Chương 6: Các kịch bản thử nghiệm 183 6.1. Giới thiệu 183 6.2. Mô hình ứng dụng voice-chat có bảo mật và thử nghiệm 183 6.2.1. Giới thiệu ứng dụng 183 6.2.2. Mô hình hoạt động 184 6.2.2.1. Mô hình hoạt động ở chế độ công khai 184 6.2.2.2. Mô hình hoạt động ở chế độ riêng tư 184 6.2.3. Kiến trúc chương trình 185 6.2.4. Thiết kế giao diện 186 6.2.4.1. Giao diện chính của Server 186 6.2.4.2. Giao diện cấu hình Client 187 6.2.4.3. Giao diện kết nối của Client 188 6.2.5. Hướng dẫn sử dụng 188 6.2.6. Thử nghiệm 190 6.2.6.1. Kịch bản 1 190 6.2.6.2. Kịch bản thử nghiệm 2 191 6.3. Thử nghiệm video: mô hình ứng dụng và kịch bản thử nghiệm 192 6.3.1. Mô hình thử nghiệm 192 6.3.2. Kịch bản thử nghiệm 195 6.3.3. Kết quả xây dựng phần cứng 199 6.4. Các kịch bản thử nghiệm 200 6.4.1. Kịch bản 1: truyền khóa RSA 200 6.4.1.1. Tính đúng đắn 201 6.4.1.2. Tài nguyên 202 vii 6.4.1.3. Thời gian đáp ứng: 202 6.4.2. Kịch bản 2: mã hóa và giải mã video sử dụng ZUC 204 6.4.2.1. Tài nguyên: 205 6.4.2.2. Thời gian đáp ứng: 205 6.4.3. Tấn công sử dụng bản mã và bản rõ mã ZUC 206 Chương 7: Kết luận 208 7.1. Mở đầu 208 7.2. Kết quả thực hiện 209 7.2.1. Kết quả lý thuyết 209 7.2.2. Kết quả hiện thực phần cứng 210 7.2.3. Các kết quả khác 211 7.3. Sản phẩm và kết quả thực hiện 211 7.4. Hướng phát triển ứng dụng 212 1 Chương 1: “Thiết kế và hiện thực một số lõi IP chuyên dụng cho các hệ mã công khai và mã dòng thực hiện trên FPGA” 1.1. Mở đầu Các giao dịch điện tử hiện không thể thiếu trong các hoạt động của con người. Muốn triển khai thành công các hệ thống như thương mại điện tử, ngân hàng điện tử, chính phủ điện tử, … đòi hỏi các giải pháp an ninh thông tin rất an toàn. Hạt nhân của các giải pháp an ninh thông tin là hệ mã khóa công khai (PKC – Public Key Cryptosystem), còn được gọi là mã bất đối xứng (Asymmetric Cryptosystem) do khóa mã hóa và khóa giải mã là khác nhau, và khóa mã hóa được công bố công khai. Có nhiều hệ mã khóa công khai đã được công bố nhưng hệ mã công khai phổ biến nhất vẫn là RSA 1 . Chính nhờ hệ mã khóa công khai, quá trình trao đổi khóa của các hệ mã khóa bí mật, còn gọi là mã đối xứng (Symmetric Cryptosystem) hay mã quy ước (Pre-share Key Cryptosystem), được thực hiện dễ dàng; cũng như các dịch vụ khác như chứng thực (Authentication), chữ ký số (Digital Signature),… được đảm bảo. Trong đề tài này, hệ mã công khai được nghiên cứu là RSA, và hệ mã đối xứng là ZUC 2 . Độ an toàn của mã khóa công khai phụ thuộc chính vào kích thước khóa. Một hệ mã RSA với kích thước khóa cho trước, nếu các số nguyên với kích thước tương ứng bị phân tích thành các thừa số nguyên tố thì hệ RSA với kích thước khóa như vậy không còn an toàn nữa. Trong trường hợp này, hệ mã RSA bị phá hoàn toàn. Có nhiều hướng tiếp cận để phân tích thừa số nguyên tố: phương pháp vét cạn, phương pháp Pollard’s p - 1, phương pháp Pollard’s rho, phương pháp dựa vào đường cong elliptic, phương pháp sàng toàn phương (Quadratic Sieve) và sàng trường số (Number Field Sieve). Phương pháp vét cạn 1 RSA đặt theo tên viết tắt của 3 nhà Toán học phát minh ra hệ mã công khai này là Rivest – Shamir – Adleman. 2 ZUC là hệ mã dòng đồng bộ được thiết kế bởi Hongjun Wu. 2 thực hiện kiểm tra từng ước số nguyên tố có thể có từ 1 đến n (giả sử n là số cần phân tích). Mặc dù rất hiệu quả khi phân tích số nhỏ, nhưng đối với số lớn như trong RSA, phương pháp vét cạn không thể sử dụng do thời gian thực hiện lớn O(n 1/2 ). Phương pháp Polard’s p - 1 giúp giảm chi phí so với phương pháp vét cạn trong trường hợp một ước số nguyên tố p nào đó của n mà (p - 1) lại là tích của các số nguyên tố nhỏ hơn một ngưỡng B chọn trước. Khi đó, thời gian tìm một ước số nguyên tố của n tỉ lệ với ước số nguyên tố lớn nhất của p - 1. Phương pháp này hiệu quả nếu như ngưỡng B không quá lớn. Tuy nhiên, nếu thiết kế RSA, ta chọn n sao cho với mọi ước số nguyên tố p của n, p - 1 phải có ít nhất một ước số nguyên tố lớn, thì xác suất có thể phân tích n bằng phương pháp này thành công là rất nhỏ. Phương pháp Pollard’s rho dựa vào nguyên tắc ngày sinh nhật (Birthday Paradox), giúp thời gian thực thi tỉ lệ với kích thước của ước số nguyên tố nhỏ nhất của n, tuy nhiên vẫn không hiệu quả với n lớn như trong RSA hiện nay. Phương pháp dựa vào đường cong elliptic là một tổng quát hóa của phương pháp Pollard’s p – 1, và thực sự cũng chưa chứng tỏ hiệu quả trong trường hợp tổng quát. Phương pháp sàng toàn phương (Quadratic Sieve) dựa vào kỹ thuật sàng nguyên tố Eratosthenes, có thời gian chạy gần lũy thừa (subexponential time) lớn hơn thời gian đa thức nhưng nhỏ hơn thời gian số mũ. Phương pháp sàng trường số (Number Field Sieve) là phương pháp được xem hiệu quả nhất hiện nay, với thời gian thực thi tốt hơn so với phương pháp Quadratic Sieve [Boneh99]. Như vậy, có khá nhiều phương pháp để thực hiện phân tích ước số nguyên tố, tấn công vào RSA. Để chống lại tấn công này, cần tăng kích thước khóa lên. Tuy nhiên, tính an toàn của hệ mã RSA nhiều khi có thể bị phá vỡ mà không buộc phải giải bài toán phân tích n thành các thừa số nguyên tố (xem [Nguyen08]). Các kỹ thuật thám mã hiện đại có thể phục hồi được khóa bí mật từ các thông tin đã được công bố. Trường hợp này, nhiều nhà nghiên cứu cũng xem như RSA bị tấn công hoàn toàn. Ngoài ra, việc thiếu cẩn trọng khi chọn các tham số hệ thống cho RSA cũng có thể dẫn đến các tấn công phá vỡ hoàn toàn hệ mã. Chẳng hạn như, bằng phương pháp liên phân số của M. Wiener, với khóa bí mật d < n 1/4 /3, cho khóa công khai (e, n), nhiều heuristic cho rằng, kẻ tấn công có [...]... ký Thực hiện Các lõi IP chuyên dụng thực hiện trên FPGA: Các lõi IP chuyên dụng thực hiện trên FPGA (i) MAP Coprocessor (lõi chuyên dụng thực (1) MAP Coprocessor (lõi chuyên dụng thực hiện các phép toán số học hiện các phép toán số học) (ii) RSA Coprocessor (lõi chuyên dụng thực hiện mã công khai) (2) RSA Coprocessor (lõi chuyên dụng thực hiện mã công khai) (iii) ZUC Coprocessor (lõi chuyên dụng thực. .. thiết kế lõi IP Nội dung trình bày quy trình tổng quát thiết kế lõi IP và minh họa chi tiết quy trình qua các thiết kế cụ thể Chương 5: Các lõi IP chuyên dụng Nội dung của chương trình bày quy trình thiết kế các lõi IP chuyên dụng cho mã hóa gồm: MAP-Coprocessor, chuyên thực hiện các phép toán số học trên vành Z2n ; RSA-Coprocessor, chuyên thực hiện quá trình mã/ giải mã theo 7 nguyên tắc mã công khai. .. hóa và cải tiến các thuật toán liên quan nhằm tăng tốc độ xử lý và tăng tính an toàn cho các hệ mã này RSA và ZUC) Từ các kết quả nghiên cứu lý thuyết và thuật toán RSA và ZUC, đề tài thiết kế và hiện thực các lõi IP chuyên dụng cho mã hóa – mật mã thực hiện trên FPGA (FCC – FPGA Crypto Coprocessor) nhằm phục vụ các ứng dụng liên quan đến an ninh thông tin Đặc biệt, nghiên cứu chú trọng đến các thiết. .. hướng tới các ứng dụng cho chuẩn công nghệ "4G" trong tương lai ZUC được phát triển dựa trên SNOW 2.0 Chúng tôi chưa thấy các công trình liên quan đến mã dòng, đặc biệt là hệ mã dòng ZUC Đây vừa là thuận lợi cũng vừa là thách thức cho đề tài 1.2 Mục tiêu đề tài và nội dung thực hiện 1.2.1 Mục tiêu đề tài Dựa trên các kết quả nghiên cứu về mã hóa-mật mã và các cách tấn công trên các hệ mã phổ biến hiện nay... liên quan  RSA Coprocessor: IP chuyên dụng thực hiện mã/ giải mã khóa công khai RSA  ZUC Coprocessor: IP chuyên dụng thực hiện mã/ giả mã khóa đối xứng theo phương thức mã dòng (stream cipher) 1.2.2 Nội dung thực hiện (1) Nhị phân hóa các phép toán số học trên Z2n, đặc biệt chú trọng phép nhân modulo và phép lũy thừa modulo Với phép nhân modulo, thiết kế thuật giải hiện thực trên phần cứng dùng thuật... tuyến tính và tấn công sai phân Do S-Box là thành phần phi tuyến duy nhất trong các hệ mã dòng (cũng như mã đối xứng AES), việc xây dựng được S-Box tốt đảm bảo khả năng kháng các tấn công hiện đại như tấn công tuyến tính và tấn công sai phân (2) Thiết kế và hiện thực 3 lõi chính trên một kiến trúc FPGA hợp nhất gồm:  MAP Coprocessor: IP chuyên thực hiện các phép số học modulo cũng như các vấn đề liên... (lõi chuyên dụng thực (3) ZUC Coprocessor (lõi chuyên dụng thực hiện mã dòng) hiện mã dòng) Qui trình thiết kế lõi các IP (1) Quy trình thiết kế và sử dụng quy trình hiện thực các lõi đã đăng ký (2) Đăng ký sở hữu trí tuệ thiết kế mạch cho ZUC Bài báo Anh P Nguyen, Thuc D Nguyen Determining quantity of S-Boxes using pseudo random sequences generated from stream ciphers In Algorithms and Architectures for... mã/ giải mã thời gian thực (3) Thiết kế và cài đặt FPGA Crypto-Coprocessor (FCC) FCC gồm một khối xử lý (processor block) và các lõi IP (IP cores) nhằm tăng tốc độ tính toán trong quá trình thực hiện mã/ giải mã thông tin mật Các lõi IP gồm: RSA Coprocessor, Modulo Arithmic Process Coprocessor, ZUC Coprocessor 5 1.3 Sản phẩm và kết quả thực hiện Bảng sau trình bày đối chiếu sản phẩm thực hiện của đề tài so... RSA (cho mục đích truyền khóa) và hệ mã ZUC (cho mục đích mã hóa dữ liệu) RSA là hệ mã bất đối xứng và được xây dựng trên nguyên lý hàm một chiều có cửa sập và được mô tả một cách tổng quát như sau Cho các tập hữu hạn S và T Hàm một chiều f:ST là hàm khả nghịch thỏa các điều kiện sau: (1) f dễ thực hiện Nghĩa là cho x  S, có thể tính được y = f(x) dễ dàng (2) f-1, hàm ngược của f, khó thực hiện Nghĩa... giải và phân tích khả năng cứng hóa thuật giải và hiện thực (2) Nghiên cứu khả năng cứng hóa hệ mã dòng ZUC Độ an toàn của mã dòng nói chung cũng như ZUC phụ thuộc vào tính ngẫu nhiên của khóa dòng được phát sinh Bộ sinh khóa dòng an toàn phụ thuộc chính vào S-Box, do đó việc thiết kế S-Box tốt là nhiệm vụ quan trọng của nội dung này ZUC là hệ mã dòng mới, rất tiềm năng cho các ứng dụng mã/ giải mã thời . LỤC Chương 1. Thiết kế và thực hiện một số lõi IP chuyên dụng cho các hệ mã công khai và mã dòng thực hiện trên FPGA 1 1.1. Mở đầu 1 1.2. Mục tiêu đề tài và nội dung thực hiện 4 1.2.1. Mục. Chương 1: Thiết kế và hiện thực một số lõi IP chuyên dụng cho các hệ mã công khai và mã dòng thực hiện trên FPGA 1.1. Mở đầu Các giao dịch điện tử hiện không thể thiếu trong các hoạt động. Coprocessor (lõi chuyên dụng thực hiện các phép toán số học. (ii) RSA Coprocessor (lõi chuyên dụng thực hiện mã công khai) . (iii) ZUC Coprocessor (lõi chuyên dụng thực hiện mã dòng) . Các lõi IP chuyên