Đang tải... (xem toàn văn)
Trọn bộ bài tập và lời giải môn thiết kế số dùng ngôn ngữ mô tả Đây là bài tập được làm bởi mình và các bạn trong nhóm trong quá trình mình học Đại Học,được biên soạn làm sẵn trên PowerPoint và Word rất thuận tiện cho việc trình chiếu khi thảo luận.Mong nó sẽ giúp ích cho các bạn đỡ tốn nhiều thời gian mắc công phải tìm kiếm tài liệu rồi mất nhiều thời gian biên soạn.Chúc các bạn thành công
THIẾT KẾ MẠCH GIẢI MÃ Bài 1: Thiết kế mạch giải mã 2 đường sang 4 đường với đầu ra tích cực ở mức cao sơ đồ khối của mạch: Lập bảng trạng thái: Viết chương trình: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity giaima_24 is Port ( I : in STD_LOGIC_VECTOR (1 downto 0); Q : out STD_LOGIC_VECTOR (3 downto 0)); end giaima_24; architecture Behavioral of giaima_24 is begin PROCESS (I) Dung VP BEGIN CASE I IS WHEN "00" => Q <= "0001"; WHEN "01" => Q <= "0010"; WHEN "10" => Q <= "0100"; WHEN "11" => Q <= "1000"; WHEN OTHERS => NULL; END CASE; END PROCESS; end Behavioral; Bài 2: Thiết kế mạch giải mã 3 đường sang 8 đường với đầu ra tích cực ở thấp và 1 đầu cho phép E. Vẽ sơ đồ khối của mạch: Lập bảng trạng thái: Viết chương trình: Dung VP library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity giaima_38 is Port ( I : in STD_LOGIC_VECTOR (2 downto 0); Q : out STD_LOGIC_VECTOR (7 downto 0); E : in STD_LOGIC); end giaima_38; architecture Behavioral of giaima_38 is BEGIN PROCESS (I,E) BEGIN IF E = '0' THEN Q <= "11111111"; ELSE CASE I IS WHEN "000" => Q <= "11111110"; WHEN "001" => Q <= "11111101"; WHEN "010" => Q <= "11111011"; WHEN "011" => Q <= "11110111"; WHEN "100" => Q <= "11101111"; WHEN "101" => Q <= "11011111"; WHEN "110" => Q <= "10111111"; WHEN "111" => Q <= "01111111"; WHEN OTHERS => NULL; Dung VP END CASE; END IF; END PROCESS; end Behavioral; Mạch đa hợp - mạch giải đa hợp Thiết kế mạch đa hợp Bài 1: Thiết kế mạch đa hợp 4 đầu vào, 1 đầu ra, 2 đầu lựa chọn Vẽ sơ đồ khối của mạch: Lập bảng trạng thái: Viết chương trình: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity GMA is Port ( I : in STD_LOGIC_VECTOR (3 downto 0); Dung VP S : in STD_LOGIC_VECTOR (1 downto 0); Q : out STD_LOGIC); end GMA; architecture Behavioral of GMA is begin PROCESS(I,S) BEGIN CASE S IS WHEN "00" => Q <= I(0); WHEN "01" => Q <= I(1); WHEN "10" => Q <= I(2); WHEN "11" => Q <= I(3); WHEN OTHERS => NULL; END CASE; END PROCESS; end Behavioral; Thiết kế mạch giải đa hợp Bài 1: Thiết kế mạch giải đa hợp 1 đầu vào, 4 đầu ra, 2 đầu lựa chọn Vẽ sơ đồ khối của mạch: Lập bảng trạng thái: Dung VP Viết chương trình: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity GDH is Port ( I : in STD_LOGIC; S : in STD_LOGIC_VECTOR (1 downto 0); Q : out STD_LOGIC_VECTOR (3 downto 0)); end GDH; architecture Behavioral of GDH is begin PROCESS(I,S) BEGIN CASE S IS WHEN "00" => Q(0) <= I; WHEN "01" => Q(1) <= I; WHEN "10" => Q(2) <= I; WHEN "11" => Q(3) <= I; WHEN OTHERS => NULL; END CASE; Dung VP END PROCESS; end Behavioral; Mã gray library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity gray3 is Port ( I : in STD_LOGIC_vector (3 downto 0); Q : out STD_LOGIC_VECTOR (3 downto 0)); end gray3; architecture Behavioral of gray3 is begin process(I) begin case I is when "0000" => Q <= "0011"; when "0001" => Q <= "0100"; when "0010" => Q <= "0101"; when "0011" => Q <= "0110"; when "0100" => Q <= "0111"; when "0101" => Q <= "1000"; when "0110" => Q <= "1001"; when "0111" => Q <= "1010"; Dung VP when "1000" => Q <= "1010"; when "1001" => Q <= "1100"; when others => null; end case; end process; end behavioral; BÀI TẬP CHƯƠNG 4 Bài 4-1: Mã hóa 8 đường sang 3 đường tích cực ở mức thấp library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity mahoa83 is Port ( I : in STD_LOGIC_VECTOR (7 downto 0); Q : out STD_LOGIC_VECTOR (2 downto 0)); end mahoa83; architecture Behavioral of mahoa83 is begin PROCESS(I) BEGIN CASE I IS WHEN "11111110" => Q <= "111"; WHEN "11111101" => Q <= "110"; Dung VP WHEN "11111011" => Q <= "101"; WHEN "11110111" => Q <= "100"; WHEN "11101111" => Q <= "011"; WHEN "11011111" => Q <= "010"; WHEN "10111111" => Q <= "001"; WHEN "01111111" => Q <= "000"; WHEN OTHERS => NULL; END CASE; END PROCESS; end Behavioral; Bài 4-2: 8 đường sang 3 đường tích cực ở mức cao: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity mahoa83 is Port ( I : in STD_LOGIC_VECTOR (7 downto 0); Q : out STD_LOGIC_VECTOR (2 downto 0)); end mahoa83; architecture Behavioral of mahoa83 is begin PROCESS(I) BEGIN CASE I IS Dung VP WHEN "00000001" => Q <= "000"; WHEN "00000010" => Q <= "001"; WHEN "00000100" => Q <= "010"; WHEN "00001000" => Q <= "011"; WHEN "00010000" => Q <= "100"; WHEN "00100000" => Q <= "101"; WHEN "01000000" => Q <= "110"; WHEN "10000000" => Q <= "111"; WHEN OTHERS => NULL; END CASE; END PROCESS; end Behavioral; Bài 4-3: Mạch giải mã bên trong có 4 mạch giải mã 2 đường sàn 4 đường, đầu ra tích cực ở mức thấp library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity giaima42 is Port ( I : in STD_LOGIC_VECTOR (1 downto 0); Q1,Q2,Q3,Q4 : out STD_LOGIC_VECTOR (3 downto 0)); end giaima42; architecture Behavioral of giaima42 is begin PROCESS (I) Dung VP [...]... THEN QT:= QT -1; END IF; END IF; END IF; END IF; Q Y Y Y Y NULL; END CASE; END PROCESS; end Behavioral; BÀI TẬP CHƯƠNG 5 Thiết kế FF-RS library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity FFRS is Port ( R : in STD_LOGIC; S : in STD_LOGIC; CLK : in STD_LOGIC;... so 7 when "1000" => Y Y Y Q(12) Q(13) Q(14) Q(15) NULL; END CASE; END PROCESS; end Behavioral; Bài 4-7: Mạch chuyển đổi số nhị phân 8 bit thành số BCD library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity nhiphan8bit is Port ( I : in STD_LOGIC_VECTOR (7 downto... Behavioral of ff_de is SIGNAL QT: STD_LOGIC; begin PROCESS(D,E,CLK) BEGIN IF E='1' THEN IF CLK='0' AND CLK'EVENT THEN QT . I(3); WHEN OTHERS => NULL; END CASE; END PROCESS; end Behavioral; Thiết kế mạch giải đa hợp Bài 1: Thiết kế mạch giải đa hợp 1 đầu vào, 4 đầu ra, 2 đầu lựa chọn Vẽ sơ đồ khối của mạch: Lập bảng. CASE; END IF; END PROCESS; end Behavioral; Mạch đa hợp - mạch giải đa hợp Thiết kế mạch đa hợp Bài 1: Thiết kế mạch đa hợp 4 đầu vào, 1 đầu ra, 2 đầu lựa chọn Vẽ sơ đồ khối của mạch: Lập bảng. THIẾT KẾ MẠCH GIẢI MÃ Bài 1: Thiết kế mạch giải mã 2 đường sang 4 đường với đầu ra tích cực ở mức cao sơ đồ khối của