Chương 7: KIT UP2 HÃNG ALTERA Các họ Số chân I/O Số cổng Logic Cell Công nghệ Classic 22-68 300-900 MAX3000 34-158 600-5000 32-256 EEPROM MAX5000 28-100 600-3750 EEPROM MAX7000 36-212 600-1000 32-512 EEPROM MAX9000 52-216 6000-12000 320-560 EEPROM FLEX6000 71-218 10000- 24000 880-1960 LE (1 lab=10le) FLEX8000 68-208 2500-16000 282-1500 reg SRAM FLEX 10K 10000- 250000 SRAM APEX 20K 100.000 – 1 triệu SRAM Stratix 345- 1314 10570- 1,26tr SRAM Cyclone CẤU TRÚC ALTERA FPGA I. MAX7000 Hình: Cấu trúc MAX7000 Cấu trúc MAX7000 gồm:  Logic Array Blocks (LABs)  Macrocells  Programmable Interconnect Array (PIA)  I/O control blocks  Expander product terms 1.Logic Array Block(LAB) +Một LAB bao gồm 16 Macrocells. +Các LAB được nối với nhau qua đường kết nối chung lập trình được (Programmable Interconnect Array: PIA), các đường này sẽ nối các macrocells và chân I/O. +36 tín hiệu ngõ vào Macrocells 2. Cấu trúc Macrocells +Họ linh kiện MAX7000 gồm có 32 đến 256 macrocells. Mỗi macrocell chứa 5 cổng AND với các lối vào mở rộng cung cấp cho cổng OR được lập trình nghòch ở lối ra. Mảng cổng AND/OR được thiết kế để thực hiện các hàm Boolean biểu diễn dưới dạng tổng của các tích. Các lối vào đến cổng AND mở rộng có giá trò ở cả hai dạng thông thường và nghòch đảo. +1 Macrocell bao gồm 3 khối chức năng: Mảng logic, ma trận chọn thành phần tích (Product Term Select Matrix) và thanh ghi lập trình được (Programmable Register) +Thực hiện chức năng mạch tổ hợp hoặc mạch tuần tự +Parallel Logic Expanders cho phép nối các macrocell lại với nhau để tạo thành chức năng logic lớn hơn và Sharable Logic Expanders mở rộng thành phần tích 3. Khối I/O +Các chân I/O có thể cấu hình là ngõ vào, ngõ ra, 2 chiều Các chân I/O đệm 3 trạng thái Chú ý: Max7000 chỉ lập trình được 100 lần II. FLEX10K FLEX10K là họ linh kiện CPLD (complex programmable logic devices) với 10,000 đến 250,000 cổng. Linh kiện FLEX được cấu hình bởi chương trình nạp sẵn trong SRAM. Khi sử dụng SRAM, cấu hình sẽ không bò mất bất cứ khi nào tắt nguồn. Hình: Cấu trúc FLEX10K Cấu trúc của FLEX10K gồm có:  Embedded Array Blocks (EABs)  Logic Array Blocks (LABs)  I/O Element (IOE) 1. Embedded Array Block (EAB) FLEX10K bao gồm các EAB (Embedded Array Block). Mỗi EAB gồm có 2048 bit, có thể tạo RAM, FOM, FIFO hoặc các chức năng logic tổng quát. Mỗi EAB gồm 100-600 cổng, có thể dùng độc lập hoặc kết hợp lại với nhau. Các EAB khi là RAM có thể là 256x8, 512x4, 1024x2, 2048x1. 2. Logic Array Block (LAB) +Các mảng Logic gồm các LAB, mỗi LAB gồm 8 LE và một đường kết nối cục bộ. Hình: Cấu tạo LAB (Logic Array Block) của FLEX10K + Mỗi LE gồm 1 LUT (Look-up Table) 4 ngõ vào, 1 FlipFlop lập trình được và các đường để dành để ghép nối. Hình: Phần tử logic (LE: Logic Element) của FLEX10K Hình: Cấu tạo bảng dò tìm (LUT) +Các Interconnection theo hàng và cột, nối các LAB với nhau 3. I/O Element (IOE) Các IOE (I/O Element) chứa các I/O pin. Mỗi IOE gồm 1 bộ đệm 2 chiều và 1 FlipFlop có thể là ngõ vào/ra 2 chiều hoặc thanh ghi vào/ra. *Ứng dụng của các EAB là tạo bộ nhớ, các bộ vi xử lý, vi điều khiển, lọc số,… . Chương 7: KIT UP2 HÃNG ALTERA Các họ Số chân I/O Số cổng Logic Cell Công nghệ Classic 22-68 300-900 MAX3000 34-158 600-5000 32-256 EEPROM MAX5000 28-100 600- 375 0 EEPROM MAX7000 36-212. triệu SRAM Stratix 345- 1314 10 570 - 1,26tr SRAM Cyclone CẤU TRÚC ALTERA FPGA I. MAX7000 Hình: Cấu trúc MAX7000 Cấu trúc MAX7000 gồm:  Logic Array Blocks (LABs)  Macrocells  Programmable Interconnect. linh kiện MAX7000 gồm có 32 đến 256 macrocells. Mỗi macrocell chứa 5 cổng AND với các lối vào mở rộng cung cấp cho cổng OR được lập trình nghòch ở lối ra. Mảng cổng AND/OR được thiết kế để thực