Chương 6: Phần mềm LEONARDOSPECTRUM 1. Giới thiệu LeonardoSpectrum là một hệ công cụ thiết kế bậc cao, tổng hợp tất cả các thiết kế đối với họ FPGA, CPLD hoặc ASIC của các hãng như: Xilinx, Altera, Quicklogic, Atmel, …. Nó đưa ra các sơ đồ thiết kế, các thiết kế bằng ngôn ngữ Verilog và VHDL, chương trình gỡ lỗi (register transfer level) để tổng hợp logic, tối ưu hóa những ràng buộc cơ bản, phân tích đònh thời, đóng gói place and route và kiểm tra lại sơ đồ. LeonardoSpectrum có khả năng đònh cấu hình ở ba mức khác nhau:  Mức 1: là một công nghệ FPGA riêng dễ sử dụng, công cụ tổng hợp sử dụng cơ sở dữ liệu phân cấp trong bộ nhớ của LeonardoSpectrum.  Mức 2: là một công cụ tổng hợp và phân tích đònh thời FPGA, nó rất dễ sử dụng đối với tất cả công nghệ FPGA. Khác với mức 1, mức 2 được sử dụng cho tất cả các công nghệ FPGA.  Mức 3: dễ sử dụng, là công cụ phân tích, tối ưu hoá, tổng hợp logic một cách linh hoạt. Mức 3 cho phép sử dụng phương pháp thiết kế công nghệ độc lập cho FPGA và CPLD. Hơn nữa, mức 3 còn hỗ trợ thêm các thuật toán cho công nghệ ASIC và sử dụng kỹ thuật tối ưu hoá mạnh nhất để đảm bảo kết quả tốt nhất cho một số công nghệ FPGA hoặc ASIC. 2. Cách sử dụng Start -> programs -> FPGA Advantage 5.3 -> Synthesis -> LeonardoSpectrum-> enter. Xuất hiện cửa sổ Exemplar logic: Trong khung technology, chọn FPGA/CPLD = > Xilinx => XC4000XL. Trong khung device, chọn 4005XLPC84. Nhấp kép vào biểu tượng của open file, xuất hiện cửa sổ bên dưới Chọn file .vhd cần dòch => open Nhấp kép vào biểu tượng (working directory), xuất hiện cửa sổ: Chọn thư mục cần lưu trữ file .edf => set. Sau đó nhấp chọn Run flow. Sau khi biên dòch hoàn tất khung bên phải cửa sổ Exempler logic hiển thò dòng thông báo Finish Synthesis Run nghóa là việc biên dòch được thực hiện thành công. Khi đó file .edf được lưu trữ ở thư mục đã chọn. III. Phần mềm XILINX WEBPACK 4.1 1. Giới thiệu Xilinx Intergrated Software Enviroment (ISE) là phần mềm được bắt đầu với Project Navigator. Từ Project Navigator, ta chỉ có thể thiết lập và kiểm tra các project. Ta có thể thực hiện với trình soạn thảo và mô phỏng để xác đònh project, thoả mãn các qui đònh cụ thể. Một loạt các công cụ thực hiện được dùng để biên dòch và xác đònh lại các khía cạnh của thiết kế. Khi thiết kế đã thoả mãn các quy đònh, ta có thể download thiết kế sau cùng vào linh kiện. 2. Quá trình biên dòch file .EDF thành file .BIT Start => Program => Xilinx ISE 4 => Project Navigator => Enter . Nhấp vào File => New project => enter. Xuất hiện cửa sổ: Trong Project Name, gõ tên thư mục cần chứa file .bit và chương trình tự động tạo thư mục theo đường dẫn ở Project Location . Trong Project Device Option chọn như hình trên. Sau khi chọn xong, nhấp OK Nhấp vào chột trái vào sẽ xuất hiện cửa sổ sau: Chọn file nguồn Nhấp vào Generate Programming File để chạy chương trình chuyển đổi. Chương trình hoàn tất khi thấy dòng thông báo Done: completed successfully. Khi đó file .edf đã được dòch thành file .bit. Vì chương trình biên dòch gán chân ngẫu nhiên cho linh kiện nên ta phải gán chân lại cho linh kiện để phù hợp với thiết kế. 3. Quá trình gán chân (assign pins) Start => Program => Xilinx ISE 4 => Accessories => contraint editor => Enter. Xuất hiện cửa sổ: Chọn file => open hoặc chọn biểu tượng xuất hiện cửa sổ Chọn đường dẫn như hình vẽ => OK =>YES. Khi đó file .ucf đã được tạo. Sau đó chọn Start => Program=> Xilinx ISE 4 => Accessories => chip viewer => Enter. Chọn file => open hoặc chọn biểu tượng xuất hiện cửa sổ Chọn file cần gán chân (file.ngd) Chọn linh kiện thích hợp để gán chân => OK, xuất hiện cửa sổ Chọn các tín hiệu input và output để gán vào các chân thích hợp theo thiết kế. Các chân được chọn sẽ xuất hiện màu theo quy đònh của người thiết kế. Sau khi gán chân xong ta phải dòch lại file đã thiết kế chân thành file .bit, sau đó sử dụng phần mềm tiện ích XSTOOLs (đã trình bày ở trên) để nạp file .bit vào XC4005XL. . Chương 6: Phần mềm LEONARDOSPECTRUM 1. Giới thiệu LeonardoSpectrum là một hệ công cụ thiết kế bậc cao, tổng hợp tất cả các thiết kế đối với họ FPGA, CPLD hoặc ASIC của. dụng phương pháp thiết kế công nghệ độc lập cho FPGA và CPLD. Hơn nữa, mức 3 còn hỗ trợ thêm các thuật toán cho công nghệ ASIC và sử dụng kỹ thuật tối ưu hoá mạnh nhất để đảm bảo kết quả tốt nhất. được dùng để biên dòch và xác đònh lại các khía cạnh của thiết kế. Khi thiết kế đã thoả mãn các quy đònh, ta có thể download thiết kế sau cùng vào linh kiện. 2. Quá trình biên dòch file .EDF