CHƯƠNG CÁC THIẾT BỊ LOGIC LẬP TRÌNH ĐƯC (Programmable Logic Device) Bộ nhớ bán dẫn Bộ nhớ bảng RAM tónh động Bộ nhớ hàm ROM PLD MROM PLA PAL LCA EPLD PEEL GAL PROM PPLA EPROM EPLPAL EEPROM EEPPAL RAM= Random Access Memory (bộ nhớ truy cập ngẫu nhiên) ROM= Read Only Memory M= Mask Programmed (được lập trình che mặt nạ) P = Programmable (lập trình được, khả lập trình) EP = Erasable and Programmable EEP = Electrically Erasable and Programmable (xóa lập trình điện) PLD = Programmable Logic Device PLA = Programmable Logic Array (mảng logic lập trình được) PAL = Programmable Array Logic (logic mảng lập trình được) LCA = Logic Cell Array (Mảng tế bào logic) ROM (Read-Only Memory) GIỚI THIỆU: ROM mạch tổ hợp có m ngõ vào n ngõ (hình 1.2) Các ngõ vào gọi ngõ vào địa (address inputs) thường đặt tên A0, A1 , , Am-1 Các ngõ gọi ngõ liệu (data outputs) thường đặt tên D0, D1 , , Dn-1 2m x n ROM A0 D0 D1 A1 A2 D2 Dn-2 Am-2 Am-1 Dn-1 address inputs (m đường) data outputs (n đường) Hình 1.2 Cấu trúc ROM 2m x n Kích thước ROM 2m x n (bit) Nội dung ROM chứa bảng chân trị hàm logic tổ hợp n ngõ vào, m ngõ ra: có m+n cột 2m hàng Bỏ qua trì hoãn thời gian, ngõ liệu ROM lúc bit hàng bảng chân trị chọn ngõ vào địa Ví dụ: Bảng chân trị cho hàm tổ hợp có ngõ vào ngõ A2 0 0 1 1 Inputs A1 0 1 0 1 A0 1 1 D3 1 0 0 Outputs D2 D1 1 0 1 0 1 0 D0 1 1 0 Bảng 1.1 Bảng chân trị hàm logic tổ hợp ngõ vào, ngõ DÙNG ROM THỰC HIỆN HÀM LOGIC: Bảng 1.1 bảng chân trị giải mã sang với điều khiển cực tính ngõ ra, hàm xây dựng cổng hình 1.3 Hình 1.3 Bộ giải mã sang với điều khiển cực tính giá trị Như ta có cách để xây dựng giải mã : với cổng rời, với ROM 8x4 mà chứa bảng chân trị hình 1.4 8x4 ROM I0 I1 POL A0 A1 A2 D0 D1 D2 D3 Y0 Y1 Y2 Y3 Hình 1.4 Kết nối để xây dựng giải mã sang dùng ROM 8x4 Chú ý: • Vấn đề hoán vị cột bit bảng chân trị hàm cần ghi ROM • Khi dùng ROM để chứa bảng chân trị cho trước, tín hiệu xuất nhập đọc từ phải sang trái bảng chân trị thường gán vào ngõ vào địa ngõ liệu ROM với nhóm theo thứ tự tăng dần • Khi thiết kế dùng ROM ta cần xác định kích thước bảng chân trị ROM Thí dụ : Dùng ROM để thực hàm nhân nhị phân không dấu cho số bit với Sử dụng ROM 28x (256 x 8) với kết nối hình 1.5 Hình 1.5 Kết nối thực nhân nhị phân không dấu dùng ROM 256x8 Nội dung ghi cho ROM (dạng file văn hex) sau: Địa chỉ: Tích số 1x2 CẤU TRÚC NỘI CỦA ROM: Hình 1.6 sơ đồ ROM x tự tạo dùng giải mã TTL diode Mỗi đường giải mã gọi đường từ (word line) chọn hàng từ bảng chứa ROM Mỗi đường thẳng đứng gọi đường bit (bit line) tương ứng với bit ROM Hình 1.6 ROM x đơn giản Nhận xét: Có diode tương ứng ngõ → mức 0; diode ngõ tương ứng mức A2 0 0 1 1 Inputs A1 0 1 0 1 A0 1 1 D3 1 0 0 Outputs D2 D1 1 0 1 0 1 0 D0 1 1 0 Giải mã chiều Ví dụ : ROM 128x1 Hình 1.8 Cấu trúc ROM 128 x dùng giải mã chiều Hình 1.9 Bố trí có ROM 32K x CÁC KIỂU ROM THÔNG DỤNG: Hình 1.10 Các ký hiệu logic cho EPROM chuẩn với dạng DIP 28 chân CÁC NGÕ VÀO ĐIỀU KHIỂN: Hình 1.11 Cấu trúc ROM nội tác dụng ngõ vào điều khiển Ngõ ROM thường phải nối vào bus trạng thái thiết bị khác lái bus thời điểm khác Do đó, ROM có ngõ điều khiển “output enable” (OE : cho phép xuất) ngõ vào chip select (CS: chọn chip) PLD (Programmable Logic Device) PLD TỔ HP (COMBINATIONAL PLD) 1.1 Dãy logic lập trình (PLA – Programmable Logic Array) PLA thực chức ROM Một PLA với n input m output (Hình 1.18) cài đặt m hàm n biến Tổ chức nội PLA gồm dãy AND dãy OR Hình 1.18 Cấu trúc PLA (PLA n x m với p số hạng tích) Thí dụ: Tổ chức nội PLA 3x2 với số hạng tích: Hình 1.19 PLA với ngõ vào, số hạng tích ngõ Bảng PLA PLA : số hạng tích AB’ AC BC A’BC’ A Ngõ vào B C 1 — 0 — 1 — 1 Ngoõ (T) (C) F1 F2 1 1 Mỗi hàng bảng PLA biểu diễn số hạng tích tổng quát Do zero, nhiều hàng chọn kết hợp giá trị vào Chú ý: Khi số biến vào nhỏ, tổng quát ROM kinh tế dùng PLA Tuy nhiên số biến vào lớn, PLA thường cho giải pháp kinh tế ROM Hình 1.20 Quy ước số ký hiệu kết nối PLD 1.2 Logic dãy lập trình (PAL-Programmable Array Logic) PAL trường hợp đặc biệt PLA mà dãy AND lập trình dãy OR cố định Cấu trúc PAL giống PLA hình 1-18 Bởi có dãy AND lập trình được, PAL mắc tiền PLA tổng quát hơn,và dễ lập trình PAL Vì lý này, nhà thiết kế logic thường sử dụng PAL để thay cổng logic phải cài đặt nhiều hàm (a) Chưa lập trình (b) Được lập trình Hình 1.21 Một đoạn PAL Chú ý : Ba PAL cuối bảng 1.10 “XOR PAL” XOR PAL có cổng XOR lái ngõ vào D flipflop hình 1.26 Trong PAL này, cổng XOR lái cổng OR cổng OR lái cổng AND Các ngõ flipflop hồi tiếp ngõ vào cổgn AND PAL có ghi khác Dạng tổng quát phương trình trạng thái kế cho flipflop XOR PAL Q+ = D = ( P1 + P2) ⊕ (P3 + P4) Hình 1.26 Một đoạn XOR PAL THIẾT KẾ HỆ TUẦN TỰ ĐỒNG BỘ Giới thiệu: Hệ gồm phần: Flip-Flop mạch logic (hệ tổ hợp) Do tính chất ngõ ra, mà hệ chia thành kiểu: a Kiểu MEALY: HỆ TỔ HP NGÕ VÀO X1 X2 Z1 Z2 NGÕ RA Xn Zm Q+1 Q1 Q2 Qk D1 Q+2 D2 Q+k Dk Clock Q1, Q2, …, Qk : trạng thái FF Q+1, Q+2, …, Q+k : trạng thái FF Trạng thái = F (trạng thái Qi ngõ vào Xj) Giá trị ngõ = G (trạng thái Qi ngõ vào Xj) Để biểu diễn mối quan hệ trạng thái kế tiếp, ngõ phụ thuộc vào trạng thái ngõ vào, người ta sử dụng bảng trạng thái giản đồ trạng thái * Bảng trạng thái (State Table): Trạng thái S0 Trạng thái Giá trị vào: X = S0 S1 Ngoõ (Z) X=0 1 S1 S1 S2 S2 S2 S0 S3 S3 S1 * Giản đồ trạng thái (State Graph): 0 X Z = 1 S0 1 S2 0 S1 1 S3 0 Khi thay đổi giá trị ngõ vào giá trị ngõ thay đổi trạng thái giữ nguyên không đổi có xung clock b Kiểu MOORE: HỆ TỔ HP CHO NGÕ VÀO HỆ TỔ HP CHO NGOÕ RA X1 X2 Q+1 D1 Q1 Xn Q+2 D2 Q2 Q+k Dk Qk Q1 Q2 Qk Clock Traïng thái = F (trạng thái Qi ngõ vào Xj) Giá trị ngõ = G (trạng thái Qi) Z1 Z2 Zm * Bảng trạng thái (State Table): Trạng thái Trạng thái Giá trị vào: X = S0 S2 S0 Ngoõ (Z) S1 S0 S2 S2 S2 S3 S3 S3 S1 * Giản đồ trạng thái (State Graph): X=0 S0 0 S1 S2 1 1 S3 0 Rút gọn bảng trạng thái: Với hệ có m trạng thái, ta sử dụng n FF theo công thức sau: 2n-1 < m ≤ 2n Do số lượng trạng thái định số lượng FF thực hệ, nên cần phải lượt bỏ trạng thái tương đương nhau; cần giữ lại trạng thái đại diện Hai trạng thái coi tương đương thay đổi giá trị ngõ vào mà có giá trị ngõ giống trạng thái mà chúng chuyển tới tương đương Hiện Kế tiếp Ngõ X=0 X=0 A C E B D F Trạng thái A B tương đương có ngõ giống điều kiện ngõ vào, A B tương đương C tương đương với D E tương đương với F (A ≡ B ⇐ C ≡ D E ≡ F) Vd1: Rút gọn bảng trạng thaùi sau PS NS Z X=0 X=1 X=0 X=1 S0 S S2 0 S1 S S4 0 S2 S S6 0 S3 S S0 0 S4 S S0 S5 S S0 0 S6 S S0 Ta thấy S4 ≡ S6 S3 ≡ S5 PS S0 S1 S3 S4 PS S0 S1 S2 S3 S4 S5 S6 NS Z X=0 X=1 X=0 X=1 S1 S2 0 S3 S4 0 S3 S4 0 S0 S0 0 S0 S0 S0 S0 0 S0 S0 Ta thaáy S1 ≡ S2 NS Z X=0 X=1 X=0 X=1 S1 S1 0 S3 S4 0 S0 S0 0 S0 S0 * Phương pháp rút gọn bảng kéo theo (Implication Table): Vd: PS NS X=0 D F E A C F B C A B C D E F G H Z X=1 C H D E A B H G 0 1 1 - Thành lập bảng kéo theo: ô vuông cặp trạng thái B C D E F G H A B C D E F G - Lập nhóm tương đương (có giá trị giống nhau): ta có nhóm (A, B, D, G) vaø (C, E, F, H) - Tại ô vuông ta điền điều kiện tương đương trạng thái nhóm điền dấu X khác nhóm Vd: B D-F C-H A C A B D-F C-H C D C-E A-F E-H E A-D F E-F B-D G B-D C-H C-F A-B A-B E-H B-F A-G C-E D-G H A B C D C-F B-G E F G - Kiểm tra ô từ xuống, từ trái sang phải không tương điền dấu X Thực bước không ô có dấu X - Các ô lại cặp trạng thái tương đương B D-F C-H C D C-E A-F E-H E A-D F E-F B-D G B-D C-H C-F A-B A-B E-H B-F A-G C-E D-G H A B C D C-F B-G E F G PS NS X=0 DA F EC A C F B C A B C D E F G H Z X=1 C H DA E A B H G 0 1 1 Các bước thiết kế: - Từ toán thành lập giản đồ trạng thái bảng trạng thái - Rút gọn bảng trạng thái - Gán trạng thái thành lập bảng giá trị hệ Ngõ vào Trạng thái Ngõ Trạng thái - Thực hệ FF (D-FF, T-FF, JK-FF) mạch tổ hợp (cổng logic, ROM, PLA, ) Vd: Thực hệ đồng có bảng giá trò sau: PS S0 S1 S3 S4 NS Z X=0 X=1 X=0 X=1 S1 S1 0 S3 S4 0 S0 S0 0 S4 S0 PS Q1Q2 S0: 00 S1: 10 S3: 11 S4: 01 Heä có trạng thái ta sử dụng FF Q1, Q2 với phép gán trạng thái sau: Q1 Q2 S S1 S4 S3 NS (Q+1Q+2) Z X=0 X=1 X=0 X=1 10 10 0 11 01 0 00 00 0 01 00 X Q1 Q2 Z Q+1 Q+2 T T2 J1 K1 J2 K2 0 0 1 X X 0 1 0 X X 0 0 1 X 0 1 0 1 X X 1 0 1 X X 1 0 0 X X 1 0 1 X 1 1 0 1 X X 1 X X * Thực ROM T-FF kích cạnh lên: ROM 23x X A2 Z D2 A1 D1 T1 Q1 D0 T2 Q2 A0 A2 X 0 0 1 1 A1 Q1 0 1 0 1 CK * Thực JK-FF cổng PLA: Ta có biểu thức rút gọn ngõ Z ngõ vào FF: Z = X Q1 Q2 J1 = Q2 K1 = X + Q2 J2 = Q1 K2 = X + Q1 A0 Q2 1 1 D2 Z 0 0 0 D1 T1 1 0 D0 T2 1 0 Z J1 Q1 CK X K1 Q1 J2 Q2 CK K2 Q2 Clock PLA X Z Bảng nạp PLA J1 K1 K1 J2 Q1 J1 Q1 J2 Q K2 K2 Q2 CK X - Q1 Q2 1 - Z 0 0 J1 0 K1 0 1 J2 0 0 K2 0 1 Vd: Thiết kế (chuyển) đổi mã từ BCD sang BCD Ngõ vào nối tiếp với LSB trước Ta có bảng sau : Y: output (excess-3) X: INPUT (BCD) t3 t2 t1 t0 t3 t2 t1 t0 0 0 0 1 0 1 0 0 0 1 0 1 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 0 1 0 Baûng liệt kê input output mong muốn thời điểm t0, t1, t2 t3 * Thành lập bảng trạng thái Thời điểm t0 t1 t2 t3 Chuỗi vào nhận (LSB nhận đầu tiên) Reset 00 01 10 11 000 001 010 011 100 101 110 111 T/ thái A B C D E F G H I J K L M N P T/thái kế X=0 B C D F E G H L I M J N K P A A A A A A A A A A - Giá trị (Z) X=0 1 0 1 1 0 1 0 1 - * Bảng trạng thái rút gọn chuyển đổi mã Thời gian t0 t1 t2 t3 Trạng thái A B C D E H M Trạng thái kế X=0 B C D E E G H H H M A A A - Giá trị (Z) X=0 1 0 1 0 1 - * Thiết kế dùng cổng logic JK-FF: Do có trạng thái ta sử dụng FF để thực việc gán trạng thái Ta có bảng gán trạng thái bảng chuyển trạng thái Thời gian t0 t1 t2 t3 T/thái A B C D E H M Q1+ Q2+ Q3+ Q1Q2Q3 X=0 000 010 011 010 101 100 011 100 100 101 111 111 100 111 110 111 000 000 110 000 - Z 0 1 1 1 - Dùng JK-FF, lập bảng rút gọn bìa K, ta có: J1= K1 = Q2 J2 = K = J3 = X' Q1' Q2' + X' Q1 Q2' + XQ1' Q2' K3 = Q2 Z = X' Q3' + XQ3 * Thieát kế dùng ROM D-FF: (a) Bảng trạng thái T/thái T/thái kế X=0 A B C B D E C E E D H H E H M H A A M A - (c) Bảng chân trò X Q Q Q 0 0 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 1 0 1 1 1 1 1 Z 1 0 1 X 0 1 X X Giaù trò (Z) X=0 1 0 1 0 1 - D 0 1 0 X 1 1 X X D 0 0 X 0 X X D 1 1 0 X 0 0 X X (b) Bảng chuyển trạng thái Q1+Q2+Q3+ Q1Q2Q3 X=0 X=1 A: 0 001 010 B: 0 011 100 C: 100 100 D: 1 101 101 E: 0 101 110 H: 1 000 000 M:1 000 - Z X=0 X=1 1 0 1 0 1 - * Thiết kế dùng PLA D-FF Thời gian t0 t1 t2 t3 T/thái A B C D E H M Q1+ Q2+ Q3+ Q1Q2Q3 X=0 000 010 011 010 101 100 011 100 100 101 111 111 100 111 110 111 000 000 110 000 - Z 0 1 Laäp bảng rút gọn, ta có: 1 1 - D1 = Q1Q2’ + Q1’Q2 D2 = Q2’ D3 = Q2’Q3 + X’Q1Q2’ + XQ1’Q2’ + X’Q1’Q2Q3’ Z = X’Q3’ + XQ3 Bảng nạp PLA X 0 Q1 1 0 - Q2 0 0 - Q3 0 Z 0 0 0 1 D1 1 0 0 0 D2 0 0 0 0 D3 0 1 1 0 ... 000 010 011 010 10 1 10 0 011 10 0 10 0 10 1 11 1 11 1 10 0 11 1 11 0 11 1 000 000 11 0 000 - Z 0 1 Lập bảng rút gọn, ta coù: 1 1 - D1 = Q1Q2’ + Q1’Q2 D2 = Q2’ D3 = Q2’Q3 + X’Q1Q2’ + XQ1’Q2’ + X’Q1’Q2Q3’... Thời gian t0 t1 t2 t3 T/thái taïi A B C D E H M Q1+ Q2+ Q3+ Q1Q2Q3 X=0 000 010 011 010 10 1 10 0 011 10 0 10 0 10 1 11 1 11 1 10 0 11 1 11 0 11 1 000 000 11 0 000 - Z 0 1 1 1 - Dùng JK-FF, lập bảng rút gọn... 0 0 1 0 1 1 0 1 1 0 0 1 1 1 1 0 1 1 1 1 1 Z 1 0 1 X 0 1 X X Giá trị (Z) X=0 1 0 1 0 1 - D 0 1 0 X 1 1 X X D 0 0 X 0 X X D 1 1 0 X 0 0 X X (b) Bảng chuyển trạng thái Q1+Q2+Q3+ Q1Q2Q3 X=0 X =1 A: