Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 5 ppt

17 1.2K 28
Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 5 ppt

Đang tải... (xem toàn văn)

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

Thông tin tài liệu

30/05/2013 FPGA Class 1 VIẾT TESTBENCH & MÔ PHỎNG THIẾT KẾ VỚI MODELSIM BÀI 5: hoangquang.dientu@gmail.com Nhận hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA TESTBENCH  module tb_example_1;  //input  reg [1:0] sel;  reg [3:0] b;  reg [3:0] c;  //output  wire [3:0] y;  example_1 example_1_tb (//input  sel,b,c,  //output  y);  initial  begin  sel = 2'b00;  b = 4'b0101;  c = 4'b0011;  #500  sel = 2'b01;  end  endmodule 30/05/2013 FPGA Class 2 Khai báo module và đặt tên testbench Gọi ngõ vào của thiết kế với khai báo reg Gọi ngõ ra của thiết kế với khai báo wire để quan sát Gọi module thiết kế Khởi động các giá trị ngõ vào với “initial” Thời gian tín hiệu thay đổi tính bằng ns VÍ DỤ: TESTBENCH  module example_1 (//input  sel,b,c,  //output  y);  //input  input [1:0] sel;  input [3:0] b;  input [3:0] c;  //output  output reg [3:0] y;  always @ (*) begin  case (sel)  2'b00: y = b & c;  2'b01: y = b | c;  2'b10: y = b ^ c;  2'b11: y = b ~^ c;  endcase  end  endmodule 30/05/2013 FPGA Class 3 Cửa sổ khởi động ModelSim 30/05/2013 FPGA Class 4 Tạo một Project mới (1) 30/05/2013 FPGA Class 5 Tạo một Project mới (2) 30/05/2013 FPGA Class 6 Tạo một Project mới (3) 30/05/2013 FPGA Class 7 Tạo các File trong thiết kế (1) 30/05/2013 FPGA Class 8 Tạo các File trong thiết kế (2) 30/05/2013 FPGA Class 9 Code đã viết xong Trang viết code Tạo thêm file mới (1) 30/05/2013 FPGA Class 10 [...]... (testbench và thiết kế) Cửa sổ liệt tín hiệu Cửa sổ code FPGA Class 30/ 05/ 2013 14 Chạy mô phỏng (3) Xuất hiện cửa số Wave (Cửa sổ hiển thị dạng sóng khi mô phỏng FPGA Class 30/ 05/ 2013 15 Chạy mô phỏng (4) Bấm nút RUN ngay kế đó để chạy Chọn khoảng thời gian 1 lần chạy FPGA Class 30/ 05/ 2013 16 KẾT THÚC BÀI 5 FPGA Class 30/ 05/ 2013 17 ... 30/ 05/ 2013 11 Sửa lỗi trong ModelSim Click vào dòng lỗi để biết lỗi ở đâu Sửa và biên dịch lại Nếu đúng hết thì tất cả cảnh báo có màu xanh lá cây FPGA Class 30/ 05/ 2013 12 Chạy mô phỏng (1) Bước 2: Click đôi chuột vào file testbench để chạy mô phỏng Bước 1: Click Update để đảm bảo thông tin mới được cập nhật FPGA Class 30/ 05/ 2013 13 Chạy mô phỏng (2) Cửa sổ liệt thành phần (testbench và thiết kế) . 30/ 05/ 2013 FPGA Class 1 VIẾT TESTBENCH & MÔ PHỎNG THIẾT KẾ VỚI MODELSIM BÀI 5: hoangquang.dientu@gmail.com Nhận hướng dẫn thiết kế số sử dụng. Project mới (2) 30/ 05/ 2013 FPGA Class 6 Tạo một Project mới (3) 30/ 05/ 2013 FPGA Class 7 Tạo các File trong thiết kế (1) 30/ 05/ 2013 FPGA Class 8

Ngày đăng: 10/03/2014, 00:20

Từ khóa liên quan

Tài liệu cùng người dùng

Tài liệu liên quan