30/05/2013 FPGA Class 1 CÁC THÀNH PHẦN MẠCH SỐ BÀI 2: hoangquang.dientu@gmail.com Nhận hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA Nội dung chính  Các cổng logic (Ký hiệu và chức năng)  D Flip-Flop và Chốt (Latch).  Mux và De-MUX.  Mạch tổ hợp và tuần tự (quan trọng)  Reset đồng bộ và reset bất đồng bộ (quan trọng) 30/05/2013 FPGA Class 2 Các cổng logic  Cổng NAND  Cổng đảo, cổng đệm, cổng đệm 3 trạng thái  Cổng AND, cổng OR và cổng NOR  Cổng XOR và Cổng XNOR 30/05/2013 FPGA Class 3 Cổng NAND 30/05/2013 FPGA Class 4 Chỉ bằng 0 khi tất cả ngõ vào bằng 1 1 đơn vị cổng (gate) = 1 cổng NAND hai ngõ vào Ký hiệu: Symbol Bảng sự thật: Truth Table Chuyển đổi tương đương Cấu trúc CMOS Cổng đảo, cổng đệm, cổng 3 trạng thái 30/05/2013 FPGA Class 5 Inverter gate (NOT gate) Buffer gate Tri-state buffer gate Cổng AND, cổng OR và cổng NOR 30/05/2013 FPGA Class 6 Chỉ bằng 1 khi tất cả ngõ vào bằng 1 Bằng 1 khi 1 trong các ngõ vào bằng 1 Bằng 1 khi tất cả ngõ vào bằng 0 Cổng XOR và XNOR 30/05/2013 FPGA Class 7 Hai ngõ vào khác nhau thì ngõ ra bằng 1. (So sánh khác) Hai ngõ giống nhau thì ngõ ra bằng 1. (So sánh bằng) Exclusive OR gate (EX-OR) Exclusive NOR gate (EX-NOR) D Flip-Flop và D Latch 30/05/2013 FPGA Class 8 Dạng sóng hay giản đồ định thời (Timing Diagram) Theo mức của tín hiệu clock Theo cạnh của tín hiệu clock Cấu tạo MUX và DE-MUX 30/05/2013 FPGA Class 9 Multiplexer (Mạch dồn kênh) Ký hiệu Cấu tạo De-Multiplexer (Mạch phân kênh) Mạch tổ hợp (Combinational Circuit)  Mạch tổ hợp chỉ bao gồm các cổng logic.  Giá trị ngõ ra của một mạch tổ hợp chỉ phụ thuộc vào giá trị ngõ vào hiện tại, không phụ thuộc vào giá trị ngõ vào hay ngõ ra trước đó.  Chúng ta phải luôn chú ý đến hai điển quan trọng trong mạch tổ hợp là:  Không có các phần tử “nhớ” lưu giá trị trước đó của ngõ ra.  Không có hồi tiếp (feedback). 30/05/2013 FPGA Class 10 [...]... (cạnh lên hoặc cạnh xuống) FPGA Class 30/05 /20 13 13 Reset bất đồng bộ (Asynchronous reset)  Reset xảy ra ngay khi tín hiệu reset tích cực bất chấp tín hiệu clock FPGA Class 30/05 /20 13 14 KẾT THÚC BÀI 2 FPGA Class 30/05 /20 13 15 ... trị trạng thái trước đó  Có thể có hồi tiếp FPGA Class 30/05 /20 13 11 Ví dụ minh họa mạch tổ hợp và tuần tự Mạch logic tổ hợp Mạch tổ hợp Phần tử nhớ Mạch tuần tự FPGA Class 30/05 /20 13 12 Reset đồng bộ (Synchronous reset)  Reset chỉ được thực hiện khi tín hiệu reset tích cực và có cạnh clock (cạnh lên hoặc cạnh xuống) FPGA Class 30/05 /20 13 13 Reset bất đồng bộ (Asynchronous reset)  Reset xảy ra ngay . 30/05 /20 13 FPGA Class 1 CÁC THÀNH PHẦN MẠCH SỐ BÀI 2: hoangquang.dientu@gmail.com Nhận hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên. khi tín hiệu reset tích cực bất chấp tín hiệu clock. 30/05 /20 13 FPGA Class 15 KẾT THÚC BÀI 2