Đang tải... (xem toàn văn)
Tài liệu tham khảo ngành công nghệ thông tin Thiết kế hệ thống hẹn giờ cho thiết bị điện
Đồ án mạch logic GVHD:Nguyễn Thị Minh MỤC LỤCTrangLời nói đầu 02Phần 1: Cơ sở lý thuyết đề tài 031- 1. Tổng quan về mạch số 031- 2. Các hàm logic cơ bản 041- 3. Mạch điện cổng TTL 071- 4. Mạch logic tổ hợp 121- 5. Mạch dãy 231- 6. Bộ đếm 281- 7. Bộ tạo xung clock IC NE555 38Phần 2:Quá trình thiết kế và nguyên lý hoạt động 412- 1. Tổng quan đề tài 412- 2. Chức năng của hệ thống hẹn giờ cho thiết bị điện 422- 3. Sơ đồ khối của hệ thống hẹn giờ cho thiết bị điện 422- 4. Thiết kế chi tiết từng khối 432- 5 Sơ đồ nguyên lý hệ thống hẹn giờ cho thiết bị điện 48Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn1 Đồ án mạch logic GVHD:Nguyễn Thị Minh LỜI NÓI ĐẦUTrong những năm gần đây công nghệ vi điện tử phát triển rất mạnh mẽ. Sự ra đời của các vi mạch cỡ lớn, cực lớn với giá thành giảm nhanh, khả năng lập trình ngày càng cao đã mang lại những thay đổi sâu sắc trong ngành kỹ thuật điện tử. Mạch số, ở những mức độ khác nhau đã và đang thâm nhập vào tất cả các thiết bị điện tử thông dụng và chuyên dụng. Vì vậy môn học: “Kỹ thuật số và mạch lôgic” sẽ giúp các sinh viên ngành điện tử tìm hiểu sâu sắc về điện tử số, nắm được những vấn đề cốt lõi, tăng cường năng lực giải quyết các vấn đề kỹ thuật trong thực tế.Sau khi đã được học môn: “Kỹ thuật số và mạch lôgic” và được sự hướng dẫn của cô giáo Nguyễn Thị Minh em đã chọn đề tài: “Thiết kế hệ thống hẹn giờ cho thiết bị điện” làm đồ án môn học này. Với mục đích là vận dụng được những kiến thức điện tử số đã được học vào thiết kế những bài toán ứng dụng thực tế.Trong quá trình thực hiện đồ án không tránh khỏi những sai sót, em rất mong nhận được sự góp ý chỉ bảo thêm của thầy cô và bạn bè để có thể hoàn thiện hơn cho đề tài.Em xin chân thành cảm ơn cô giáo Nguyễn Thị Minh đã chỉ bảo tận tình trong quá trình thực hiện đề tài này, cảm ơn tất cả mọi ý kiến đóng góp của thầy cô và bạn bè.Sinh viên thực hiện !Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn2 Đồ án mạch logic GVHD:Nguyễn Thị Minh ĐỒ ÁN THIẾT KẾ MẠCH LOGICĐề tài: “Thiết kế hệ thống hẹn giờ cho thiết bị điện”Giáo viên hướng dẫn: Nguyễn Thị MinhSinh viên thực hiện: Nguyễn Đình TuấnLớp: 46K-ĐTVT, Khoa Công NghệPHẦN 1: CƠ SỞ LÝ THUYẾT ĐỀ TÀI1- 1. Tổng quan về mạch sốCác mạch xử lý tín hiệu chỉ ở mức cao và thấp gọi là mạch số. Căn cứ vào đặc điểm và chức năng logic, chúng ta phân loại mạch số thành hai loại chính: mạch tổ hợp và mạch dãy.1- 1.1. Mạch tổ hợpLà mạch mà tín hiệu ra chỉ phụ thuộc vào tín hiệu vào. Phương trình tín hiệu ra của mạch:Yj = fj( X1, X2, … Xn ); j = 1÷ mTrong mạch có n đầu vào, m đầu ra. Các Xi (i = 1÷n ) là các tín hiệu vào, các tín hiệu Yj (j = 1÷ m) là tín hiệu ra.X = { X1, X2, ., Xn } : Tập các tín hiệu vào.Y = { Y1, Y2, ., Ym } : Tập hợp các tín hiệu ra. Lúc đó mô hình toán học hình 1.1,a được mô tả một cách tổng quát như hình 1.1,b. 1.1,a 1.1,bHình 1.1: Mô hình toán học của mạch tổ hợp.1- 1.2. Mạch dãyĐề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình TuấnMạchtổ hợpX1Mạch tổ hợpX2X3Xn Y1Y2Y3YmX Y3 Đồ án mạch logic GVHD:Nguyễn Thị Minh Là mạch có tín hiệu ra phụ thuộc không những vào tín hiệu vào mà còn phụ thuộc trạng thái trong của mạch, nghĩa là mạch có lưu trữ, nhớ các trạng thái.Trong mạch dãy trạng thái đầu ra ổn định ở thời điểm xét bất kỳ không chỉ phụ thuộc vào trạng thái đầu vào thời điểm đó mà còn phụ thuộc cả vào trạng thái bản thân mạch điện ở thời điểm trước (trạng thái trong).Cấu trúc mạch như hình 1.2Hình 1.2: Sơ đồ khối mạch dãy.Xét hình 1.2, X(x1, x2, ., xi) là tín hiệu đầu và ở thời điểm xét tn, Z(z1, z2, ., zj) là tín hiệu đầu ra ở tn, W (w1, w2, ., wk) là tín hiệu đầu vào mạch nhớ ở tn (tức là tín hiệu kích đồng bộ của FF), Y(y1, y2, ., yL) là tín hiệu ra mạch nhớ ở tn (tức là trạng thái hiện tại của FF).1- 2. Các hàm logic cơ bản1- 2.1. Hàm ANDa. Ký hiệu:Ký hiệu của cổng AND như hình 1.3Hình 1.3: Ký hiệu cổng AND.b. Bảng chân lí: Ta có bảng chân lí của hàm AND như sau (bảng 1.1): A B Z0 0 00 1 01 0 01 1 1Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình TuấnMạch tổ hợpMạch nhớX1XiX2Z1Zi----- -----WKYLW1Y1Z24 Đồ án mạch logic GVHD:Nguyễn Thị Minh Bảng 1.1: Bảng chân lí hàm ANDc. Phương trình đầu ra:Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm AND như sau:f (x1,x2, ., xn) = x1.x2 .xn ; n = 1, 2, 3, .Trong đó: f là đầu ra, xi là các đầu vào. Hàm AND là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy nhất.1- 2.2. Hàm ORa. Ký hiệu:Ký hiệu của cổng OR như hình 1.4Hình 1.4: Ký hiệu cổng OR.b. Bảng chân lí: Ta có bảng chân lí của hàm AND như sau (bảng 1.2):A B Z0 0 00 1 11 0 11 1 1Bảng 1.2: Bảng chân lí hàm OR.c. Phương trình đầu ra:Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm OR như sau:f (x1, x2, ., xn) = x1 + x2 + . + xn ; n = 1, 2, 3, .Trong đó: f là đầu ra, xi là các đầu vào. Hàm OR là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy nhất.1- 2.3. Hàm NOTa. Ký hiệu:Ký hiệu của cổng NOT như hình 1.5Hình 1.5: Ký hiệu cổng NOT.Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn5 Đồ án mạch logic GVHD:Nguyễn Thị Minh b. Bảng chân lí: Ta có bảng chân lí của hàm NOT như sau (bảng 1.3):A Z0 11 0Bảng 1.3: Bảng chân lí hàm NOTc. Phương trình đầu ra:Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOT như sau:f (x) = xTrong đó: f là đầu ra, x đầu vào. Hàm NOT là hàm có đầu vào và đầu ra duy nhất.1- 2.4. Hàm NORa. Ký hiệu:Ký hiệu của cổng NOR như hình 1.6.Hình 1.6: Ký hiệu cổng NOR.b. Bảng chân lí: Ta có bảng chân lí của hàm NOR như sau (bảng 1.4):A B Z1 1 00 1 01 0 00 0 1Bảng 1.4: Bảng chân lí hàm NORc. Phương trình đầu ra:Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOR như sau:f (x1, x2, ., xn) = x1 + x2 + . + xn ; với n = 1, 2, 3, . Trong đó: f là đầu ra. xi là các đầu vào. Hàm NOR là hàm một hoặc nhiều đầu vào và có một đầu ra duy nhất.Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn6 Đồ án mạch logic GVHD:Nguyễn Thị Minh 1- 2.5. Hàm NANDa. Ký hiệu:Ký hiệu của cổng NAND như hình 1.7.Hình 1.7: Ký hiệu cổng NAND.b. Bảng chân lí: Ta có bảng chân lí của hàm NAND như sau (bảng 1.5):A B Z1 1 00 1 11 0 10 0 1Bảng 1.5: Bảng chân lí hàm NANDc. Phương trình đầu ra:Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NAND như sau:f (x1, x2, ., xn) = x1.x2 . xn ; với n = 1, 2, 3, . Trong đó: f là đầu ra, xi là các đầu vào. Hàm NAND là hàm một hoặc nhiều đầu vào và có một đầu ra duy nhất.1- 3. Mạch điện cổng TTL (TRANSISTOR – TRANSISTOR - LOGIC)1- 3.1. IC 74LS04: Mạch đảoa. Sơ đồ chân:Sơ đồ chân của 74LS04 như hình 1.8.Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn7 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.8: Sơ đồ chân IC 74LS04b. Cấu tạo:IC 74LS04 gồm 6 cổng NOT tích hợp trên một đế bán dẫn. Đầu vào của cổng NOT tại các chân: 1, 3, 5, 9, 11, 13, đầu ra tại các chân: 2, 4, 6, 8, 10, 12, chân 8 nối nguồn +5V, chân 7 nối đất.c. Nguyên tắc hoạt động:74LS04 hoạt động như cổng NOT các lối ra Y là phủ định của lối vào A: Yi = Ai, i = 1, 2, …, 6.1- 3.2. IC 74LS08: Mạch vàa. Sơ đồ chân:Sơ đồ chân của 74LS08 như hình 1.9.Hình 1.9: Sơ đồ chân IC 74LS08b. Cấu tạo:IC 74LS08 gồm 4 cổng AND 2 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng NOT tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 - 13, đầu ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất.c. Nguyên tắc hoạt động:Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn8 Đồ án mạch logic GVHD:Nguyễn Thị Minh 74LS08 hoạt động như cổng AND các lối ra Y là tích của 2 lối vào A và B: Yi = Ai.Bi, i = 1, 2, …, 4.1- 3.3. IC 74LS32: Mạch hoặca. Sơ đồ chân:Sơ đồ chân của 74LS32 như hình 1.10.Hình 1.10: Sơ đồ chân IC 74LS32b. Cấu tạo:IC 74LS32 gồm 4 cổng OR 2 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng OR tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 – 13, đầu ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất.c. Nguyên tắc hoạt động:74LS32 hoạt động như cổng OR các lối ra Y là tổng của 2 lối vào A và B: Yi = Ai + Bi, i = 1, 2, …, 4.1- 3.4. IC 74LS02: Mạch hoặc phủ địnha. Sơ đồ chân:Sơ đồ chân của 74LS02 như hình 1.11.Hình 1.11: Sơ đồ chân IC 74LS02b. Cấu tạo:Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn9 Đồ án mạch logic GVHD:Nguyễn Thị Minh IC 74LS02 gồm 4 cổng NOR 2 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng NOR tại các chân: 2 - 3, 5 - 6, 8 - 9, 11 – 12, đầu ra tại các chân: 1, 4, 10, 13, chân 8 nối nguồn +5V, chân 7 nối đất.c. Nguyên tắc hoạt động:74LS02 hoạt động như cổng NOR các lối ra Y là phủ định của tổng 2 lối vào A và B: Yi = Ai + Bi, i = 1, 2, …, 4.1- 3.5. IC 74HC4075: Mạch hoặca. Sơ đồ chân:Sơ đồ chân của 74HC4075 như hình 1.12.Hình 1.12: Sơ đồ chân IC 74HC4075b. Cấu tạo:IC 74HC4075 gồm 3 cổng OR 3 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng OR tại các chân: 3 - 4 - 5, 1 - 2 - 8, 11 – 12 - 13, đầu ra tại các chân: 6, 9, 10, chân 8 nối nguồn +5V, chân 7 nối đất.c. Nguyên tắc hoạt động:74HC4075 hoạt động như cổng OR các lối ra Y là tổng của 3 lối vào A , B và C: Yi = Ai + Bi + Ci, i = 1, 2, 3.1- 3.6. IC 74HC4002: Mạch hoặc phủ địnha. Sơ đồ chân:Sơ đồ chân của 74HC4002 như hình 1.13.Đề tài:Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn10 [...]... 5.1 Các bước thiết kế mạch dãy Quá trình thiết kế mạch dãy được mô tả như ở lưu đồ hình 1.26 Xác định bài toán Xác định tín hiệu vào ra Đồ hình trạng thái, bảng trạng thái, bảng tín hiệu vào ra Tối thiểu hoá trạng thái Xác định hệ phương trình Sơ đồ thực hiện Hình 1.26: Các bước thiết kế mạch dãy 1- 5.2 Các trigger (Flip - Flop) a Trigger JK: Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn... thái ta xác định được: K = J = 1 e Sơ đồ thực hiện: (hình 1.35) Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 29 Đồ án mạch logic GVHD:Nguyễn Thị Minh J Q Ck Xa K Q “1” Hình 1.35: Sơ đồ mạch của bộ đếm MOD 2 dùng JK - FF 1- 6.2 Thiết kế bộ đếm nhị phân đồng bộ MOD 3 (Kđ = 3): a Phân tích yêu cầu thiết kế, xây dựng đồ hình trạng thái ban đầu: Mô hình của bộ đếm thuận nhị phân... 1.39) J2 X2 “1” Q2 X1 Ck K2 B Q2 J1 Q1 Ck K1 Q1 Hình 1.39: Sơ đồ mạch của bộ đếm MOD 3 dùng JK - FF Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 31 Đồ án mạch logic GVHD:Nguyễn Thị Minh 1- 6.3 Thiết kế bộ đếm thuận đồng bộ MOD 5 (Kđ = 5): a Phân tích yêu cầu thiết kế, xây dựng đồ hình trạng thái ban đầu: Mô hình yêu cầu của bộ đếm thuận đồng bộ MOD 5 như sau: CP Xung đếm... , B = Q Q Q 1 Từ bảng 29 ta rút ra K3 = K1 = 1 e Sơ đồ thực hiện: (hình 1.43) Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 33 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.43: Sơ đồ logic của bộ đếm MOD 5 1- 6.4 Thiết kế bộ đếm nghịch thập phân đồng bộ (Kđ = 10): a Phân tích yêu cầu thiết kế, xây dựng đồ hình trạng thái ban đầu: Mô hình yêu cầu của bộ đếm nghịch thập phân... 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 0 0 0 0 Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 15 Đồ án mạch logic 0 0 1 1 GVHD:Nguyễn Thị Minh 1 1 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 1 0 1 0 0 0 1 0 0 Bảng 1.9: Bảng chân lí của bộ giải mã BCD8421 Bảng chức năng 1.8 được liệt kê từ kết quả phân tích yêu cầu thiết kế Các từ mã đầu vào của mã BCD8421 quyết định... tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 17 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.19: bộ giải mã BCD8421 sang LED 7 đoạn: 1- 4.2 Thiết kế bộ dồn kênh MUX: 2⇒ 1: a Phân tích yêu cầu: Sơ đồ khối: (hình 1.22) G D0 D1 MUX: 2 1 Y A Hình 1.20: Sơ đồ khối của MUX: 2⇒1 MUX: 2⇒1: có 2 đầu vào dữ liệu D0 và D1 , 1 đầu vào điều khiển A, Y là đầu ra, G là đầu vào chọn chip (Cho. .. 0 6 1 1 1 0 0 0 0 7 1 1 1 1 1 1 1 8 1 1 1 0 0 1 1 9 Bảng 1.7: Bảng trạng thái của LED 7 đoạn kathode chung b Thiết kế bộ giải mã BCD8421 sang LED 7 đoạn: - Phân tích yêu cầu: Xem sơ đồ khối hình 1.18 D Đầu vào C Bộ giải mã BCD sang LED 7 đoạn B A Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện a b c d e f g Đầu ra SVTH: Nguyễn Đình Tuấn 14 Đồ án mạch logic GVHD:Nguyễn Thị Minh Hình 1.18: Bộ giải... 1.28) 1.28,a Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 25 Đồ án mạch logic GVHD:Nguyễn Thị Minh 1.28,b Hình 1.28: Sơ đồ cổng NAND của JK - FF Từ phương trình trên ta xây đựng được sơ đồ như hình 1.28, trong đó 1.28,a là JK – FF làm việt ở chế độ không đồng bộ, 1.28,b là JK-FF làm việc đồng bộ Ck ở mức cao “H” 2 tín hiệu thiết lập (Pr) và xoá (Cl) cho FF b Trigger T:... trong bảng 1.19 Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 28 Đồ án mạch logic GVHD:Nguyễn Thị Minh Bảng 1.19: Tóm tắt hoạt động của 74LS76 Hoạt động của 74LS76 giống như JK - FF Các đầu vào đặt dữ liệu (SD), đầu vào xoá dữ liệu (CD), và đầu vào xung (CLK) đều hoạt động ở mức tích cực thấp Hoạt động của IC được nêu ở bảng trên 1- 6 Bộ đếm 1- 6.1 Thiết kế bộ đếm nhị phân đồng... kênh làm việc) Tuỳ thuộc vào tín hiệu điều khiển tín hiệu đầu ra sẽ được nối với một trong hai lối vào b Kê bảng chân lí: Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuấn 18 Đồ án mạch logic GVHD:Nguyễn Thị Minh Khi G = 1 thì Y = 0, tức là bộ dồn kênh bị cấm, nó không làm việc Khi G = 0 thì Y = 1 một trong 2 tín hiệu đầu vào được chọn Kênh nào được chọn phụ thuộc vào tín hiệu . 412- 2. Chức năng của hệ thống hẹn giờ cho thiết bị điện 422- 3. Sơ đồ khối của hệ thống hẹn giờ cho thiết bị điện 422- 4. Thiết kế chi tiết từng khối. tiết từng khối 432- 5 Sơ đồ nguyên lý hệ thống hẹn giờ cho thiết bị điện 48Đề tài :Thiết kế hệ thống hẹn giờ cho thiết bị điện