Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết Chương I: Giới thiệu cổng logic I Hàm logic VÀ (AND), HOẶC (OR), ĐẢO (NOT) Cổng logic Gọi A biến số nhị phân có mức logic 1, Y biến số nhị phân tuỳ thuộc vào A: Y= f(A) Trong trường hợp có hai khả xảy ra: - Y= A, A= Y= hay A= Y= - Y= A ⇒ A= Y= hay A= Y= Khi Y tuỳ thuộc vào hai biến số nhị phân A, B ⇒ Y= f(A, B) Vì biến số A, B hay nên A B tạo tổ hợp khác là: A 0 1 B 1 A Y Mạch B Bảng liệt kê tất tổ hợp biến số hàm số tương ứng gọi bảng chân lý Khi có ba hay nhiều biến số (A, B, C), số lượng hàm số tăng nhanh Mạch điện tử thực quan hệ logic: Y= f(A) hay Y= f(A, B) gọi mạch logic, biến số A, B … đầu vào hàm số Y đầu Một mạch logic diễn tả quan hệ đầu vào đầu ra, nghĩa thực hàm logic Do có hàm số logic có nhiêu mạch logic Lưu ý biểu diễn mối quan hệ toán học ta gọi hàm số logic cịn biểu diễn mối quan hệ mạch tín hiệu ta gọi cổng logic Cổng logic VÀ (AND) Hàm logic VÀ đựoc định nghĩa theo bảng thật sau: A 0 1 B 1 Y 0 A Y=A.B B Ký hiệu cổng VÀ (AND) Ký hiệu toán học hàm số VÀ là: Y= A.B Cổng logic HOẶC (OR) Hàm số HOẶC hai biến số A, B định nghĩa bảng thật sau: Thiết kế mạch logic số A 0 1 Ph ần I: Cơ sở lý thuyết B 1 Y 1 A Y B Ký hiệu cổng HOẶC (OR) Đầu Y có biến số 1, trường hợp hai biến số Ký hiệu toán học cổng HOẶC là: Y= A+ B Cổng logic ĐẢO (NOT) Hàm VÀ hàm HOẶC tác động lên hai hay nhiều biến số đó, hàm ĐẢO xem tác động lên biến số Bảng thật: Y=A A A Y 1 Ký hiệu hàm ĐẢO (NOT) Hàm ĐẢO có tác động phủ định II Cổng logic KHÔNG- VÀ (NAND), KHÔNG- HOẶC (NOR) Cổng logic NAND Xét trường hợp có hai biến số A, B đầu cổng Và Y= A.B nên đầu cổng Không đảo Y: Y= A.B Về hoạt động cổng NAND từ tổ hợp A, B ta lập bảng trạng thái lấy đảo để có Y đảo Tuy nhiên trực tiếp cách lập bảng thật sau: A 0 1 B 1 Y 1 A Y B Ký hiệu cổng NAND Cổng NOR Xét trường hợp hai đầu vào A, B Đầu cổng NOR là: Y= A+ B nên đầu cổng đảo là: Y= A+ B Bảng thật: Thiết kế mạch logic số A 0 1 B 1 Ph ần I: Cơ sở lý thuyết Y 0 A Y B Ký kiệu cổng NOR III Hàm logic khác dấu (XOR) hàm logic đồng dấu (XNOR) Cổng logic XOR Y= A⊕ B Bảng chân lý: A 0 1 B 1 Y 1 A Y B Ký hiệu cổng XOR Cổng logic XNOR Y= A⊕ B Bảng chân lý: A 0 1 B 1 Y 0 A B Y Ký hiệu cổng XNOR IV Biến đổi hàm quan hệ hàm logic NAND, NOR Mối liên hệ ba cổng AND, OR, NOT khơng thay cổng NAND mà cịn biến thành cổng NOR với chức logic, việc làm thường áp dụng thực mạch logic Trong thực tế, tồn sơ đồ kết hợp loại cổng giảm số lượng vi mạch cần thiết Quá trình biến đổi dựa nguyên tắc trình bày sau: - Cổng NOT thay cổng NAND cổng NOR + Dựa vào bảng thật cổng NAND suy trường hợp A, B đồng thời Y= 1, A=1, B= Y= Sơ đồ minh họa: A= B Y + Dựa vào bảng thật cổng NOR suy ra: A= 0, B= ⇒ Y= Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết A= 1, B= Sơ đồ minh hoạ: A= B Y - Cổng AND thay cổng NAND cổng NOR Tương tự trường hợp trên, dựa vào bảng thật: + Đầu cổng AND: Y= A B, cổn NAND: Y'= A B ⇒ Y'= Y Sơ đồ minh họa: A B Y + Đầu cổng NOR: Y'= A+ B Ta có Y= A B = A+ B Sơ đồ minh họa: A B Y - Cổng OR thay cổng NAND cổng NOR + Biểu thức cổng OR: Y= A+ B Ta có: Y= A+ B = A B Sơ đồ minh họa: A Y B + Y= A+ B = A+ B A B Y Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết chương II: mạch logic tổ hợp I Đặc điểm mạch tổ hợp Trong mạch số, mạch tổ hợp mạch mà trị số ổn đinh tín hiệu thời điểm phụ thuộc vào tổ hợp giá trị tín hiệu đầu vào thời điểm trước Trong mạch tổ hợp, trạng thái mạch điện trước thời điểm xét – trước có tín hiệu đầu vào – khơng ảnh hưởng đến tín hiệu đầu Đặc điểm cấu trúc mạch tổ hợp cấu trúc từ cổng logic II Phương pháp biểu diễn phân tích chức logic Phương pháp biểu diễn chức logic Các phương pháp thường dùng để biểu diễn chức logic mạch tổ hợp hàm số logic, bảng chân lý, sơ đồ logic, bảng Karnaugh, biểu diễn đồ thị thời gian dạng sóng Đối với vi mạch cỡ nhỏ (SSI) thường biểu diễn hàm logic Đối với cỡ vừa, thường biểu diễn bảng chân lý, bảng chức Bảng chức dùng hình thức liệt kê, với mức logic cao (H) mức logic thấp (L), để mô tả quan hệ logic tín hiệu đầu với tín hiệu đầu vào mạch điện xét Chỉ cần thay giá trị logic cho trạng thái bảng chức ta có bảng chân lý tương ứng X1 Z1 X2 Z2 Mạch tổ hợp Xn Zm Hình II.II.1 - Sơ đồ khối mạch tổ hợp Như hình II.II.1 cho thấy, thường có nhiều tín hiệu đầu vào nhiều tín hiệu đầu Một cách tổng quát, hàm logic tín hiệu đầu viết dạng: Z1= f1(x1, x2, …, xn) Z2= f2(x1, x2, …, xn) … Zm= fm(x1, x2, …, xn) Cũng viết dạng đại lượng vectơ sau: Z= F(X) Phương pháp phân tích chức logic Các bước phân tích, sơ đồ mạch logic cho, để cuối tìm hàm logic bảng chân lý + Viết biểu thức: từ đầu vào đến đầu ( ngược lại), viết biểu thức hàm logic tín hiệu đầu + Rút gọn: cần thiết rút gọn đến tối thiểu biểu thức phương pháp đại số hay phương pháp hình vẽ Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết + Vẽ bảng thật: cần thiết tìm bảng thật cách tiến hành tính tốn giá trị hàm logic tín hiệu đầu tương ứng với tổ hợp giá trị tín hiệu đầu vào III Phương pháp thiết kế logic mạch tổ hợp Phương pháp thiết kế logic bước tìm sơ đồ mạch điện logic từ yêu cầu nhiệm logic cho Bảng Karnaugh Vấn đề logic thực Tối thiểu hoá Bảng chân lý Biểu thức tối thiểu Biểu thức logic Sơ đồ logic Tối thiểu hố Hình II.III.1 – Các bước thiết kế mạch Hình II.III.1 logic tổtrình thiết kế nói chung mạch tổ hợp, bao gồm bốn hợp bước chính: Phân tích yêu cầu: Yêu cầu nhiệm vụ vấn đề logic thực đoạn văn, toán logic cụ thể Nhiệm vụ phân tích xác định biến số đầu vào, hàm số đầu mối quan hệ logic chúng với Muốn phân tích phải tìm hiểu xem xét cách sâu sắc yêu cầu thiết kế, việc khó quan trọng vấn đề thiết kế Vẽ bảng chân lý: Nói chung, liệt kê thành bảng quan hệ tương ứng trạng thái tín hiệu đầu vào với trạng thái hàm số đầu Đó bảng kê yêu cầu chức logic gọi tắt bảng chức Tiếp theo, ta thay giá trị logic cho trạng thái, tức dùng số biểu diễn trạng thái tương ứng đầu vào đầu Kết quả, ta có bảng giá trị thức logic, gọi tắt bảng chân lý Đó hình thức đại số yêu cầu thiết kế Cấn lưu ý từ bảng chức bảng thật khác thay giá trị logic khác (tức quan hệ logic đầu với đầu vào phụ thuộc việc thay giá trị) Tiến hành tối thiểu hố: Nếu biến số (dưới biến), thườn dùng phương pháp bảng Karnaugh Cịn biến số tương đối nhiều dùng phương pháp đại số Phương pháp Karnaugh: Việc xếp biến bảng mintec cho ô đứng cạnh biểu diễn giá trị cách bit Cơ sở phương pháp Karnaugh dựa tính chất nuốt hàm số logic, nghĩa là: A B + A B = A( B + B ) = A = A Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết Chương III: mạch đếm I Đại cương mạch đếm Mạch đếm (hay đầy đủ mạch đếm xung) hệ logic dãy tạo thành từ kết hợp Flip – Flop Mạch có đầu vào cho xung đếm nhiều đầu Những đầu thường đầu Q FF Vì Q có hai trạng thái xếp đầu cho phép ta biểu diễn kết dạng số hệ hai có số bit số FF dùng mạch đếm QA QB QC QD Xung A B C D đếm Hình III.I.1 – Dạng tổng quát mạch đếm dùng bốn FF Trên hình III.II.1 dạng tổng quát mạch đếm dùng bốn FF Mỗi lần có xung nhịp đưa vào, FF đổi trạng thái cho số hệ khác nhau, như: 1101 (QA=1, QB= 0, QC= 1, QD= 1), 0110, 1000, v.v… Điều kiện để mạch gọi mạch đếm có trạng thái khác có xung nhịp vào Ta thấy mạch hình thoả mãn điều kiện Nhưng số FF xác định nên số trạng thái khác tối đa mạch bị giới hạn, nói cách khác, số xung đếm bị giới hạn Số xung tối đa đếm gọi dung lượng mạch đếm Nếu tiếp tục kích xung tới giới hạn mạch trở trạng thái ban đầu (chẳng hạn là: 0000), tức mạch có tính chất tuần hồn Có nhiều phương pháp kết hợp FF có nhiều loại mạch đếm Tuy nhiên xếp chúng vào ba loại mạch là: mạch đếm hệ 2, mạch đếm BCD, mạch đếm modul M + Mạch đếm hệ 2: loại mạch đếm trạng thái mạch trình bày dạng số hệ tự nhiên Một mạch đếm hệ sử dụng n FF có dung lượng đếm 2n + Mạch đếm BCD: thường dùng FF, cho 10 trạng thái khác để biểu diễn số hệ 10 từ đến Trạng thái mạch trình bày dạng mã BCD BCD 8421 BCD 2421, v.v… + Mạch đếm modul M: có dung lượng M với M số nguyên dương Vì mạch đếm loại có nhiều dạng khác Mạch thường dùng cổng logic với FF kiểu hồi tiếp đặc biệt để trình bày kết dạng số hệ hay dạng mã Về chức mạch đếm, người ta phân biệt: + Các mạch đếm lên (Up Counter), hay gọi mạch đếm cộng, mạch đếm thuận Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết + Các mạch đếm xuống (Down Counter), hay gọi mạch đếm trừ, mạch đếm ngược + Các mạch đếm lên – xuống (Up – Down Counter), hay gọi mạch đếm hỗn hợp, mạch đếm thuận nghịch + Các mạch đếm vòng (Ring Counter) Về phương pháp đưa xung nhịp vào mạch đếm, người ta phân ra: + Phương pháp đồng bộ: phương pháp này, xung nhịp đưa đến FF lúc + Phương pháp không đồng bộ: phương pháp này, xung nhịp đưa đến FF, FF tự kích lẫn Một tham số quan trọng mạch đếm tốc độ tác động mạch đếm Tốc độ xác định thông qua hai tham số khác là: + Tần số cực đại dãy xung mà đếm đếm + Khoảng thời gian thiết lập mạch đếm tức khoảng thời gian từ đưa xung đếm vào mạch thiết lập xong trạng thái đếm tương ứng với xung đầu vào Các FF thường dùng mạch đếm loại RST JK dạng phận rời hay dạng tích hợp Như ta biết có nhiều loại đếm, ta xét đến đếm hệ II Mạch đếm hệ Mạch đếm loại có dung lượng lớn loại mạch đếm lại tương đối đơn giản Mạch đếm hệ kích thích khơng đồng B A Xung đếm T Q FF A T Q FF B C T Q FF C Hình III.II.1 – Sơ đồ mạch đếm hệ kích thích khơng đồng Hình III.II.1 biểu diễn cách nối FF mạch đếm hệ kích thích khơng đồng Các FF sử dụng loại FF T Xung đếm đưa vào đầu T FF đầu tiên, FF cịn lại kích thích tín hiệu lấy từ đầu Q FF trước Các FF chạy sườn sau xung Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết Tín hiệu đầu FF biểu diễn hình III.II.2: CLK A B C 1 Hình III.II.2 – Giản đồ xung đếm Bảng trạng thái - Mỗi trạng thái số hệ logic tự nhiên tương ứng với số lần kích Số xung A B thích - B hay C đổi mức logic 0 FF đứng trước chuyển từ mức 1 0 xuống - Mạch đếm xung (8= 23, với số FF) tự động trả 1 trạng thái khởi đầu 000 1 - Đây mạch đếm lên kết 0 dạng hệ tăng dần theo số xung đếm C 1 1 Mạch đếm hệ kích thích đồng Người ta đưa xung đếm đến FF lúc Trong trường hợp này, cần phải có mạch ngồi để kiểm sốt trạng thái FF để tạo thành mạch đếm Qua bảng trạng thái logic đếm hệ ta thấy, B đổi trạng thái có xung đếm A lên 1, tương tự vậy, C đổi trạng thái có xung đếm A, B lên Ta dung thêm mạch AND để thực việc Trên hình III.II.3.a sơ đồ mạch đếm lên hệ kích thích đồng hình III.II.3.b dạng sóng tương ứng Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết B A Xung đếm T Q T FF A Q CLK A FF C (a) Q 1 AND1 B T FF B C (b) AND2 C Hình III.II.3 – Mạch đếm hệ kích thích đồng 10 Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết chương IV: Mạch giải mã Định nghĩa mạch giải mã Mạch giải mã mạch mạch logic có nhiều đầu vào A i nhiều đầu Fj , đó, đầu Fj có mức logic ứng với tổ hợp tín hiệu định đầu vào Ai, thường gọi đầu vào địa GIẢI MÃ Ai Fj Phân loại Có số mạch giải mã thường dùng sau: - Giải mã từ nhị phân sang thập phân (giải mã – 10) - Giải mã từ BCD sang thập phân - Giải mã từ nhị phân sang ma trân thị - Giải mã từ BCD sang ma trận thị Ở đây, ta xét đến mạch giải mã – 10, loại mạch giải mã thông dụng Mạch giải mã – 10 A0 A0 A1 A1 Ak- Giải mã 2-10 F0 F1 FN-1 AkHình IV.3.1 – Bộ giải mã 21 10 11 Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết Giả sử có nhóm mã k chữ số hệ 2, N= k số tổ hợp mã có Trên hình IV.3.1 biểu diễn giải mã 2-10 có 2k đầu vào ký hiệu từ A 0, A0 đến Ak-1, Ak-1 N đầu ký hiệu từ F0 đến Fn-1 Có thể thấy rằng, đầu F i nhận giá trị logic ứng với mintec mi xác định k biến đầu vào Các đầu lại có giá trị logic Như vậy, mạch giải mã 2-10 có tính chất hàm AND, cách biểu diễn giải mã phương trình sau: F0= Ak-1.Ak-2…A1.A0 F1= Ak-1.Ak-2…A1.A0 … FN-2= Ak-1.Ak-2…A1.A0 FN-1= Ak-1.Ak-2…A1.A0 Ngồi hệ phương trình trên, người ta cịn sử dụng dạng khác gọi bảng chân lý mạch để biểu diễn mạch giải mã Để minh hoạ, xét mạch giải mã 2-10 có ba biến đầu vào Bộ giải mã có bảng chân lý sau: Đầu vào Đầu A2 A1 A0 F0 F1 F2 F3 F4 F5 F6 F7 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 1 0 0 0 F7= A2.A1.A0 Có thể thiết kế mạch giải mã theo sơ đồ hình IV.3.2 Về phương diện kỹ thuật, người ta thường thực phần tử AND hình IV.3.22.A1.Aphương pháp RDL F6= A theo (Resistor Diode Logic) hình IV.3.3 Dạng kết cấu hình IV.3.3 gọi dạng kết F5 số 2.A1.A0 cấu ma trận vuông Số phần tử AND độc lập với 2k, đó,= Adiode cần dùng là:Q= k.2k F4= A2.A1.A0 F3= A2.A1.A0 F2= A2.A1.A0 F1= A2.A1.A0 F0= A2.A1.A0 A2 A2 A1 A1 A0 A0 Hình IV.3.2 – Sơ đồ logic giải mã 2-10 ba đầu vào 12 Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết Chương V: Mạch tạo dao động +U R F7 F6 F5 F4 F3 F2 F1 F0 A2 A2 A1 A1 A0 A0 Hình IV.3.3 – Thực giải mã 2-10 theo phương pháp RDL Mạch tạo dao động mạch đa hài tự dao động có hai trạng thái không ổn định Mạch liên tiếp tự chuyển từ trạng thái sang trạng thái khác mà khơng cần tín hiệu từ bên ngồi Mạch dao động thường dùng để tạo sóng vng xung nhịp Ở ta xét mạch đa hài tự dao động dùng cổng CMOS: Sơ đồ mạch biểu + Các diode bảo vệ đầu vào lý diễn hình V.1 Giả thiết tưởng, nghĩa diode cắt rằng: 0V bỏ qua trở kháng đầu + Đặc tính vào-ra cổng cổng chúng dẫn điện áp CMOS cho hình V.2 13 Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết rơi chúng bỏ qua + Trở kháng đầu cổng Với giả thiết đơn giản hoá trên, rõ ràng U U2o bù nhau, U USS U2o 0V ngược lại Bây giả sử rằng, U1i cao Ucđ, lúc đó, U 0V U2o trị số cố định USS, U1i tiệm cận dần phía 0V Khi U1i đạt đến Ucđ U thay đổi đột ngột lên đến USS U2o thay đổi đột ngột 0V Sự thay đổi đột ngột U2o truyền đến U1i thơng qua tụ C Vì tác động khoá diode bảo vệ đầu vào G1 mà đỉnh hướng xuống U1i bị giới hạn 0V Bây U1i thấp Ucđ tiệm cận phía USS điện áp U Nhìn chung, có chuyển mạch lên xuống theo chu kỳ U2o, U U1i biểu diễn dạng sóng lý tưởng hình V.3 Dĩ nhiên thao tác mạch khơng phụ thuộc vào U cđ có giá trị USS / Tuy vậy, Ucđ≠ USS / dạng sóng khơng đối xứng, nghĩa T1 ≠ T2 U2o G1 U G2 U2o T T USS T (a) U USS UT = USS/2 (b) U1i USS (c) Hình V.3 – Dạng sóng U0 USS Ui Ucđ Hình V.2 - Đặc tính vào lý tưởng cổng CMOS U1i R Một cách tổng quát ta có: T = T1 + T2 = RC ln [USS / (USS – UT) + USS / UT] C T1 = T2 T = 1,4.RC chương VI: Bộ nhớ Hình V.1 – Mạch đa hài tự dao động dùng cổng CMOS 14 Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết Bộ nhớ thiết bị dùng để lưu trữ thông tin, tạm thời lâu dài, số phép tốn q trình tính tốn máy tính làm việc, chương trình điều khiển máy tính, v.v… Có nhiều loại nhớ nhớ bán dẫn, nhớ dùng vật liệu từ … tìm hiểu khái niệm hai loại nhớ bán dẫn RAM ROM Bộ nhớ RAM Thuật ngữ RAM viết tắt từ Random Access Memory, dịch nhớ truy cập ngẫu nhiên, có nghĩa truy cập đến nhớ với tốc độ khả Đó nhớ bán dẫn ghi đọc được, thường dùng thiết bị tính tốn để lưu trữ kết trung gian hay kết tạm thời thực chương trình điều khiển Hiện nay, có hai loại cơng nghệ chế tạo RAM dùng Transistor lưỡng cực loại dùng MOSFET - Bộ nhớ RAM dùng transistor lưỡng cực lấy FF làm đơn vị nhớ nên tốc độ truy cập cao - Bộ nhớ RAM dùng MOSFET chia thành hai loại: + Loại tĩnh (Static) lấy FF làm đơn vị nhớ + Loại động (Dynamic) lợi dụng điện dung ký sinh cực cổng để chứa liệu Các đơn vị nhớ lưu giữ thơng tin có nguồn ni Vì vậy, nhớ RAM thường dùng để lưu giữ thông tin tạm thời máy tính hoạt động, muốn lưu giữ thơng tin lâu dài phải có nguồn ni dự phịng Một chip nhớ có nhiều nhớ, ô nhớ lại gồm nhiều đơn vị nhớ (thường đơn vị nhớ), đơn vị nhớ nhớ bit, vậy, nhớ thường nhớ bit (bằng byte) Dung lượng chip nhớ tính số bit mà nhớ Ví dụ, chíp nhớ dung lượng 16384 bit = 2048 byte có 16384/ = 2048 nhớ Để tạo chip nhớ có dung lượng lớn, người ta xếp ô nhớ thành ma trận Một ô nhớ gồm đơn vị nhớ, ô nhớ nối chung với đường dẫn liệu từ D0 đến D7 Một chip nhớ có đường địa chỉ, có số nối với giải mã cột, số lại đưa vào giải mã hàng Đầu giải mã hàng-cột ô nhớ cần đọc ghi thông tin Số đầu vào địa = log (Số nhớ) Khi có tín hiệu đọc lúc, thơng tin từ đơn vị nhớ ô nhớ chọn đưa lên đường dẫn liệu Quá trình nghi thơng tin diễn ngược lại với q trình đọc Hình VI.1.1 trình bày ma trận nhớ 65536bit =(128 hàng) x (64 cột) x (8 bit) Có 13 đầu vào địa từ A0 đến A12, địa đầu A0 ÷ A6 đưa vào giải mã hàng ⇒ số hàng là: 27 = 128, địa cịn lại A7 ÷ A12 đưa vào giải mã cột ⇒ 26 = 64 cột Một nhớ có bit, có đầu liệu từ D0 đến D7 Hình VI.1.2 sơ đồ biểu diễn IC RAM với đường tín hiệu sau: + Các tín hiệu địa chỉ: A0 ÷ Ai + Các tín hiệu liệu D0 ÷ Dk + Tín hiệu chọn chip: CS + Tín hiệu cho phép đọc: OE + Tín hiệu cho phép ghi: W 15 Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết A0 A1 Bộ giải A6 D0÷D7 127 mã hàng Ô nhớ 63 Bộ giải mã cột A7 A8 A12 Hình VI.1.1 – Cấu trúc bên nhớ RAM A0 ÷ Ai A0 ÷Ai D0 ÷ Dk D0 ÷ Dk CS OE W Hình VI.1.2 – Sơ đồ tín hiệu bên ngồi nhớ RAM Bộ nhớ ROM ROM (Read Only Memory) nhớ đọc Đó thiết thiết bị nhớ khơng thay đổi được, thường nhà sản xuất ghi sẵn nội dung thiết bị đặc biệt ROM thường dùng để chứa chương trình điều khiển để khởi động hệ thống, lưu giữ liệu cố định không cần thay đổi Thông tin ROM không bị nguồn ni ROM chế tạo cơng nghệ lưỡng cực cơng nghệ MOSFET Hình VI.2.1 mô tả nhớ ROM đơn giản, sử dụng diode ROM chứa ô nhớ bit, có 32 bit nhớ Mỗi bit nhớ có diode mang giá trị logic 0, bit nhớ khơng có diode mang giá trị logic Nội dung ô nhớ ROM thể bảng đây: Địa A1 A0 0 1 D0 0 D1 1 D2 1 Đầu liệu D3 D4 0 1 D5 0 D6 0 D7 0 16 Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết +VCC 00 A0 01 Giải mã A1 10 11 D0 D7 D1 D2 D3 D4 D5 D6 Dữ liệu Hình VI.2.1 – Cấu trúc bên nhớ ROM A0 ÷ Ai A0 ÷Ai D0 ÷ Dk D0 ÷ Dk CS OE Hình VI.2.2 – Sơ đồ tín hiệu bên ngồi nhớ ROM Hình VI.2.2 sơ đồ biểu diễn IC ROM với đường tín hiệu sau: + Các tín hiệu địa chỉ: A0 ÷ Ai + Các tín hiệu liệu D0 ÷ Dk + Tín hiệu chọn chip: CS + Tín hiệu cho phép đọc: OE Bộ nhớ đọc cịn có loại khác như: EPROM, EAROM, EEPROM, FLASH MEMORY + EPROM (Erasable Programable ROM) nhớ ROM lập trình xố tia cực tím 17 Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết + EAROM (Electrically Alterable ROM) nhớ ROM lập trình xố tín hiệu điện + EEPROM (Electrically Erasable PROM) tương tự PROM ghi tín hiệu điện + FLASH MEMORY có đặc tính EEPROM có dung lượng lớn giá rẻ CHƯƠNG VII: CỔNG SONG SONG CỦA MÁY VI TÍNH Cổng song song cổng LPT cơng ty Centronics thiết kế nhằm mục đích nối máy tính PC với máy in Về sau, cổng song song phát triển thành tiêu chuẩn không thức Đặc điểm cổng song song: - Các bit liệu truyền song song - Giao diện song song sử dụng mức logic TTL - Khoảng cách cực đại cổng song song máy tính PC thiết bị ngoại vi bị hạn chế điện dung ký sinh tượng cảm ứng đường dẫn làm biến dạng tín hiệu Khoảng cách giới hạn m, thông thường khoảng 1,5 – m - Tốc độ truyền liệu phụ thuộc vào phần cứng Trên lý thuyết, tốc độ truyền đạt đến giá trị Mbyte/s, khoảng cách truyền bị hạn chế m Cấu trúc cổng song song: Cổng song song có hai loại là: ổ cắm 36 ổ cắm 25 chân, tìm hiểu vể loại ổ cắm 25 chân 13 14 25 Hình II.2.1 – Hình dạng cổng song song 25 chân 18 Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết Bảng II.2.1: Tên gọi chức chân cổng song song ghép nối với máy in Số hiệu chân Tên tín hiệu Strobe D0 D1 D2 D3 D4 D5 D6 D7 10 Acknowledge 11 Busy (Bận) 12 13 Paper empty (Hết giấy) Select 14 Auto Linefeed 15 Error (Có lỗi) 16 Reset (Đặt lại ) 17 Select Input 18 - 25 Ground Chức đường dẫn tín hiệu Với mức thấp chân này, máy tính thơng báo cho máy in biết có byte sẵn sàng đường dẫn tín hiệu để truyền Đường dẫn liệu Đường dẫn liệu Đường dẫn liệu Đường dẫn liệu Đường dẫn liệu Đường dẫn liệu Đường dẫn liệu Đường dẫn liệu Với mức logic thấp chân này, máy in thông báo cho máy tính biết nhận ký tự vừa gửi tiếp tục nhận Máy in gửi mức logic cao để thông báo đệm máy in bị đầy máy in trạng thái off-line Một mức cao từ máy in có nghĩa giấy dùng hết Một mức cao có nghĩa máy in trạng thái kích hoạt (On-Line) Bằng mức thấp chân này, máy tính nhắc máy in tự động nạp dòng kết thúc dòng Bằng mức thấp chân này, máy in thơng báo cho máy tính biết có lỗi Bằng mức thấp chân này, máy in đặt lại trạng thái xác định lúc ban đầu Bằng mức thấp, máy in lựa chọn máy tính Nối đất ( 0V) Các đường dẫn cổng song song nối với ba ghi bit khác để người dùng truy cập vào chúng phần mềm: 19 Thiết kế mạch logic số Ph ần I: Cơ sở lý thuyết - Thanh ghi liệu - Thanh ghi điều khiển - Thanh ghi trạng thái Trên hình II.2.2, tám đường liệu D0 ÷ D7 dẫn tới ghi liệu; bốn đường điều khiển Strobe, Auto Linefeed, Reset, Select Input dẫn tới ghi điều khiển; năm đường trạng thái Acknowledge, Busy, Paper Empty, Select, Error dẫn tới ghi trạng thái Thanh ghi liệu rõ hai hướng – liệu xuất hay đọc vào đường dẫn D0 đến D7 Thanh ghi điều khiển hai hướng, ghi trạng thái hướng – đọc D7, chân D6, chân D5, chân D4, chân D3, chân D2, chân D1, chân D0, chân Thanh ghi liệu Busy, chân 11 Acknowledge, chân 10 Paper Empty, chân 12 Select, chân 13 Error, chân 15 Thanh ghi trạng ghi Tuy nhiên, hầu thái hết máy tính có cổng song song Khi thiết kế phần cứng, ghi đánh địa để quản lý, chúng đánh liên tiếp nhau, đó, địa ghi liệu địa bản, hai địa cịn lại tính theo địa Hệ điều hành DOS dự tính đến bốn cổng song song đặt tên là: LPT1, LPT2, LPT3, LPT4 Như vậy, có bốn nhóm ba địa Select Input, chân 17 Reset, chân 16 Auto Feed, chân 14 Strobe, chân Thanh ghi điều khiển Hình II.2.2 – Kết nối chân ổ cắm ghi bên cổng song song 25 20 Bảng II.2.2 – Các địa ghi cổng song song máy tính PC Cổng song song LPT LPT LPT LPT Địa ghi liệu 3BCh 378h 278h 2BCh Địa ghi trạng thái 3BDh 379h 279h 2BDh Địa ghi điều khiển 3BEh 37Ah 27Ah 2BEh Lập trình ngơn ngữ C cho cổng song song Thực chất việc trao đổi liệu máy tính với thiết bị ngoại vi bên ngồi thơng qua cổng song song phần mềm việc đọc ghi liệu lên ghi cổng song song Ở ta xét lệnh ngơn ngữ lập trình C: - Lệnh xuất liệu: outportb(địa ghi, giá trị) - Lệnh nhận liệu vào: x=inportb(địa ghi) //x biến chứa giá trị nhận vào Để thực lệnh phải khai báo: #inlude 21 chương VIII: chế độ text hình máy tính Ký tự hình vẽ lên hình máy tính tập hợp điểm sáng hay tối Trong chế độ văn (Text mode), điểm hình thành việc có cho tia điện tử đập hay không đập vào huỳnh quang theo khn mẫu có sẵn điểm tổ chức theo ma trận Trên hình VIII.1 thí dụ ma trận điểm dùng làm mẫu chữ phục vụ cho việc hiển thị chữ H chữ L hình Ơ đen biểu diễn chỗ mà tia điện tử đập vào hình, trắng để biểu diễn chỗ khơng có Hình VIII.1 – Hiện chữ H tia điện tử đập vào hình Đây chữ L ma trận điểm 5x7 cho ký tự hình Các kích thước ma trận khác dùng thực tế 7x9, 7x12 9x14 Các mẫu chữ thường tạo sẵn cho ký tự ASCII chứa vi mạch nhớ ROM có tên ROM phát ký tự Trên hình VIII.2 sơ đồ khối mạch để hiển thị ma trang hình văn gồm 80 ký tự theo chiều ngang 25 ký tự theo chiều dọc (80x25) Tần số điểm TẠO XUNG 16.257MHz RAM ĐỆM ÷9 D0 ÷ D7 ÷ 80 Ao ÷ A6 A7 ÷ A11 V syn 50Hz ÷ 25 BỘ GHI DỊCH Tín hiệu hình 16.257.000 điểm/s D0 ÷ D7 A0 ÷ A7 ROM PHÁT KÝ TỰ R0 ÷ R3 ÷ 14 H syn 18 4.32 KHz Hình VIII.2 – Sơ đồ khối mạch chữ theo ma trận 9x14 hình máy tính Mã ASCII ký tự thuộc trang hình cần hiển thị chứa sẵn nhớ RAM đệm hình (mỗi ký tự gồm byte để ghi nhớ mã nó) Nếu ta cần hiển thị trang hình gồm 80x25 = 2000 ký tự cần đến nhớ RAM đệm có dung lượng 2KB Nội dung nhớ RAM đệm điều khiển hình đưa định kỳ (50 lần/1s) để làm tươi hình Trong thực tế, nhớ RAM đệm phải thâm nhập 22 vi xử lý để ta cịn thay đổi nội dung cần hiển thị Các địa A ÷ A6 xác định vị trí ký tự cần hiển thị hàng, địa A7 ÷ A11 xác định toạ độ tính theo cột hàng ký tự cần hiển thị Nói cách khác, tổ hợp bit địa A ÷ A11 RAM đệm định toạ độ cụ thể ký tự hình Trong thực tế, ma trận điểm 9x14 ROM phát ký tự có dạng hình VIII.3 Các dịng điểm thừa bốn phía để tạo giãn cách chữ hàng giãn cách hàng với R R2 R R0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 1 0 1 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 Hình VIII.3 – Ma trận điểm 9x14 cho chữ P p Khi ROM phát ký tự nhận tín hiệu địa từ RAM đệm mã ASCII ký tự cần hiển thị ma trận điểm tương ứng ký tự chọn để quýet hình Việc quýet dòng điểm ma trận điểm tín hiệu qet dịng R ÷ R3 định Giả sử nội dung đếm ký tự lúc Ký tự góc trái hình chọn để hiển thị Mã ASCII đưa đến nhớ ROM phát ký tự Giả thiết lúc đầu đếm dịng qet có R3R2R1R0 = 0000, đầu ROM phát ký tự có dịng điểm (9 điểm cho ký tự) đưa ghi dịch, đây, liệu từ dạng song song chuyển thành nối tiếp đưa đến khuyếch đại với tốc độ 16.257.000 điểm/s để điều chế cường độ tia điện tử phát từ catơt đèn hình Khi dịng quýet cho ký tự vừa xong đếm ký tự tự động tăng thêm để đưa dòng điểm ký tự cần hiển thị hàng Công việc tiếp tục thao tác xong với 80 ký tự, lúc tia điện tử bị lái ngược lại để bắt đầu lại q trình dịng quýet Khi quýet xong 14 dòng điểm cho 80 ký tự (tức cho hàng ký tự) đếm hàng ký tự tự động tăng thêm hàng ký tự lại quýet hàng ký tự trước Q trình tiếp diễn thao tác xong với hàng ký tự thứ 25 Lúc tia điện tử bị lái ngựoc trở lại để bắt đầu lại trình làm tươi hình từ ký tự góc trái hàng ký tự thứ hình Quá trình làm tươi trang hình phải thực 30 ÷ 60 lần/s để ta khơng phát tính khơng liên tục q trình hiển thị 23 24 ... B Đầu cổng NOR là: Y= A+ B nên đầu cổng đảo là: Y= A+ B Bảng thật: Thiết kế mạch logic số A 0 1 B 1 Ph ần I: Cơ sở lý thuyết Y 0 A Y B Ký kiệu cổng NOR III Hàm logic khác dấu (XOR) hàm logic. .. (XNOR) Cổng logic XOR Y= A⊕ B Bảng chân lý: A 0 1 B 1 Y 1 A Y B Ký hiệu cổng XOR Cổng logic XNOR Y= A⊕ B Bảng chân lý: A 0 1 B 1 Y 0 A B Y Ký hiệu cổng XNOR IV Biến đổi hàm quan hệ hàm logic NAND,... từ cổng logic II Phương pháp biểu diễn phân tích chức logic Phương pháp biểu diễn chức logic Các phương pháp thường dùng để biểu diễn chức logic mạch tổ hợp hàm số logic, bảng chân lý, sơ đồ logic,