... thiết kế HDL Yêu cầu: Thiết kế dùng ngôn ngữ Verilog Có tín hiệu reset đồng Xung clock đồng điều khiển xung khác counter đếm từ 1-6 Thiết kế theo sơ đồ máy trạng thái FSM Mô thiết kế ... mà chưa có kết thắng thua • test logic kiểm tra tổng, đưa tín hiệu điều khiển vào controller • Máy điều khiển trạng thái FSM Control 3.1 Mô tả dice -game Hoạt động : Đầu vào dice -game gồm nút.1 ... Khi nút RB ngừng ấn giá trị đếm hiển thị game bắt đầu tính toán đưa kết tổng Sum0 hình : Nếu Sum0 = 11 Win Nếu Sum0 = 2, 3, 12 thi Lose Hoạt động dice -game (tiếp): Nếu Sum0 khác 2, 3, 7,...